FPGA problema daisy chain

[dandynee]

Ciao, tutti,

Ho una scheda di FPGA Xilinx con 2 V2P-70 su una modalità in daisy chain.e ora ho solo bisogno di un FPGA a lavorare, nel mio caso, è la seconda FPGA, e ho trovato quando sono giù caricare il file in bit, esso non funzionerà, ma passerà verificare e, se posso scaricare i FPGA secondo dopo il In primo luogo, il lavoro.

qualcuno può spiegare questo a me?Credo che ci sia qualcosa circa la daisy chain che io non lo so!

Grazie in anticipo!

saluti
D. Nee

 

[freeinthewind]

I told u la mia esperienza.Io uso spesso FPGA Altera.Quando ho usato FPGA più, mi connetto tutti FPGA's "config_done" segnale insieme. Se tutti gli FPGA sono confurated con successo, saranno alleviare la loro "config_done" segnali.Allora il segnale sarà tirato su dalla resistenza esterna.Il segnale diventa alto livello.se FPGA rilevare l'elevato livello, che inizializza themself ed entrare in modalità utente. allora possono lavorare effiently.Credo che FPGA Xilinx di lavoro in questo modo.questa è la mia idea.

 

[wilbert_hj]

freeinthewind ha scritto:

I told u la mia esperienza.
Io uso spesso @ FPGA ltera's.
Quando ho usato FPGA più, mi connetto tutti FPGA's "config_done" segnale insieme. Se tutti gli FPGA sono confurated con successo, saranno alleviare la loro "config_done" segnali.
Allora il segnale sarà tirato su dalla resistenza esterna.
Il segnale diventa alto livello.
se FPGA rilevare l'elevato livello, che inizializza themself ed entrare in modalità utente. allora possono lavorare effiently.
Credo che FPGA Xilinx di lavoro in questo modo.
questa è la mia idea.

 

[dandynee]

Grazie a tutti i ragazzi

così ho un'altra domanda, perché io devo scaricare la seconda dopo la prima che la commissione lavorerà e se io prima scaricare il FPGA secondo e poi giù il primo, esso non funzionerà nemmeno?

Thanks a lot!

BR

 

[dandynee]

quando si disconnette il segnale fatto dal FPGA slave, sia la FPGA può essere programmato da jtag e il diritto di avvio immediatamente, è perché la sequenza di avvio del FPGA credo.Quando il chip FPGA è programmata, si rilascia il fatto, e quindi individuare il pin fare per verificare se è alto o meno, ma l'FPGA slave non è ancora stato programmato, così sarà fatto tirare il basso, questo rende il chip FPGA master ad aspettare , che è il modo in cui JTAG modalità, credo.

e quando si tratta di modalità di ballo, io davvero non riesco a capire
quando disconect il fatto di FPGA slave, il master verrà avviato con successo dalla PROM prima (il fatto diventa alta), ed eseguire immediatamente, ma una volta collegato, il fatto non sarà mai alta.

Cosa c'è di sbagliato?Qualcuno sa se è giusto gen MCS file separatamente, come il ballo prima di FPGA master e la cascata PROM per FPGA slave?
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