Forse domanda stupida su prima-sigma fine-modulatore delta

[skyjam]

Sto progettando un semplice primo ordine sigma-delta modulator con RC
Integrator.

Ora voglio definire la frequenza minimume e massima di campionamento di
questo modulatore.Naturalmente, fs minimume possono essere trovati indagando
la tensione di uscita dell'integratore --- se il fs è troppo basso, l'uscita
tensione sarà troppo alto per l'attuazione.

Tuttavia, il fs massimo è difficile da raggiungere.Sarà il sistema di essere
instabile quando fs è troppo alto?È la massima frequenza di campionamento
relativi alla larghezza di banda o di guadagno del integratore?E come predire
la frequenza?

Sono un novellino in questo campo e forse è una domanda stupida

Ma ancora la speranza di vedere le vostre opinioni.Grazie.

 

[uroddy]

Ho progettato anche un 1-sigma fine-modulatore delta, ma con la tecnica condensatori switch.La frequenza massima è limitata dalla opamp si utilizza int lui Integrator.Nel Jhons & Martin libro circuiti integrati, dice che il GBW deve essere di almeno 5 volte la frequenza del clock.In tuo caso si dovrebbe verificare questo libro:

Continua-Time Sigma-Delta A / D Conversion
Fundamentals, Performance Limiti e robusto Implementazioni
by M. Ortmanns Gerfers F.

 

[想买&]

Credo delta sigma CT deve essere molto diverso da quelli DT, ad eccezione del GBW, può il tempo feedback di quantizzazione deve essere considerato.

 

[skyjam]

Grazie per il vostro aiuto!

Sto leggendo il libro e hanno trovato utile sth.

 

[jayanth.neo]

Salve,

Per quanto ne so, il ritardo eccesso di loop è un fattore importante da considerare in un tempo continuo modulatore SD.Ritardo ciclo in eccesso è il ritardo nel tempo di salita del clock di campionamento per la ouptu del DAC in retroazione.Questo fa sì che i parametri modulatore di cambiare e quindi le cause di instabilità.in modo che il limite massimo per ur frequenza di campionamento può essere deciso sulla base di questo problema ....