T
Tahar
Guest
Hi guys,Io sono a poco a poco si avvicina la fine dei miei studi e voglio ottenere alcuni fondamentali FPGA base di conoscenze.
Per spiegare chiaramente quello che voglio, let s considérer il flusso di progettazione ASIC seguenti:RTL modello di sviluppo
RTL validazione del modello
Logic SynthesisStatic Timing AnalysisEquivalenza di controlloBIST/Test insertion,ATPG generationpost Synthesis STA e Validazione tempiSistema Partionning / floorplanningLuogo e RouteSintesi Clock alberoSchematics layout vsCircuito di estrazioneLayout Port STA e la verifica di temporizzazione
and that you have qu(at)rtus II
Immaginate di avere a che fare la stessa operazione corrispondente su una FPGA Altera APEX (Nios Excalibur bordo)
e di avere qu (a) RTU IIQuello che so soltanto con qu (a) RTU II è- Writing a synthesiszable VHDL code
- Test it
- Sintetizzarlo
- Mettere in un FPGA (dopo l'assegnazione pin)Che corrispondono più o meno al punto 1,2,3.La mia domanda è:1 / Quali sono gli step che corrispondono al punto 4 -> 132/How per imparare facendo passi corrispondenti Altera FPGA utilizzando qu (a) RTU II
(l'obiettivo è completamente masterizzare tecniche FPGA come lei avrebbe capito)Grazie in anticipo, I ll essere molto, molto, [...] grato
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" /> se potete aiutarmi, perché è molto importante per meSaluti,Tahar.
Per spiegare chiaramente quello che voglio, let s considérer il flusso di progettazione ASIC seguenti:RTL modello di sviluppo
RTL validazione del modello
Logic SynthesisStatic Timing AnalysisEquivalenza di controlloBIST/Test insertion,ATPG generationpost Synthesis STA e Validazione tempiSistema Partionning / floorplanningLuogo e RouteSintesi Clock alberoSchematics layout vsCircuito di estrazioneLayout Port STA e la verifica di temporizzazione
and that you have qu(at)rtus II
Immaginate di avere a che fare la stessa operazione corrispondente su una FPGA Altera APEX (Nios Excalibur bordo)
e di avere qu (a) RTU IIQuello che so soltanto con qu (a) RTU II è- Writing a synthesiszable VHDL code
- Test it
- Sintetizzarlo
- Mettere in un FPGA (dopo l'assegnazione pin)Che corrispondono più o meno al punto 1,2,3.La mia domanda è:1 / Quali sono gli step che corrispondono al punto 4 -> 132/How per imparare facendo passi corrispondenti Altera FPGA utilizzando qu (a) RTU II
(l'obiettivo è completamente masterizzare tecniche FPGA come lei avrebbe capito)Grazie in anticipo, I ll essere molto, molto, [...] grato
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" /> se potete aiutarmi, perché è molto importante per meSaluti,Tahar.