FISSATO entrata: Verilog

[Sobakava]

Ho problema con il seguente codice:

Modulo di ingresso ha un orologio.Essa genera alcuni
uscite.Per esempio, ho bisogno di una cornice di impulsi
l'output (5 ciclo di durata) in ogni
56 cicli di clock.Vi è una F1 uscita.
E 'alto fino al 30 del ciclo, quindi si
essere un mezzo di orologio.

F2 dovrebbe essere F1 & Clock segnale.

Ma ci sono alcuni brevi impulsi indesiderati (X) appare sul F2:............................un
| 11111111 |_________| 11111111 |_____ orologio

_ | 111111111111111111 |_____________ F1

__ | 11111111 |_________| X |__________ F2/ / Mi auguro che questo schema si presenta dopo la fine

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />

/ /

Credo che a causa del ritardo di clock di F1, F1 e orologio
diventa forte a (a).(allora F2 = F1 e orologio diventa alto)

Ho sintetizzato questo ltera @ FLEX EPF10K10 FPGA e io
vedi la (X) impulso (10ns larghezza e ampiezza 1V ~) @ 40Mhz orologio
e da oscilloscopio.Sembra anche di simulazione.

Come faccio a eliminare tali segnali indesiderati in Verilog design?

Salutimodulo generatore (orologio,
il telaio ciclo, F1, F2);

ingresso di clock;

uscita F1, F2;
reg F1;

output [12:0] ciclo;
reg [12:0] ciclo;

cornice di uscita;
reg cornice;

assegnare F2 = F1 &clock;sempre @ (posedge orologio)
iniziare
ciclo =
1 ciclo;

if (ciclo <30)
F1 = 1;
altro
F1 = ~ F1;

if (ciclo == 50)
fotogramma = 1;

if (ciclo == 55)
frame = 0;

if (ciclo == 56)
ciclo = 0;

fine
endmodule

 

[radix]

Sarà sicuramente un impulso dove lo vediamo.L'impulso sarà proporzionale al ritardo di propagazione del registro che sta catturando F1.Il problema è che in una dichiarazione:

F2 = F1 e CLK

F1 non cambia fino al tempo di ritardo dopo la proposta arriva CLK.Così, quando la produzione di F1 è di andare da alta a bassa, non farlo fino a dopo la proposta di ritardo.Nel frattempo, F1 e CLK e alta, di conseguenza, F2 è alta.Anche se sono pari a zero con la simulazione di ritardo, il simulatore è abbastanza intelligente per sapere che ci sarà un certo ritardo attraverso il flop e mostra un glitch.

Radix