file

[fakeha_s]

Sto lavorando con navigatore progetto ho due file di un file Verilog produce un output e gli altri usi questo come input, entrambi condividono clock e segnali di reset
Come faccio a collegare le due file di mezzi che modo l'output di un essere dato come input ad altri e devo scrivere UCF file separato per entrambi

 

[Renjith]

si deve creare un'istanza del file secondario nel file top, tutto qui

 

[fakeha_s]

Ho
(....); Modulo di ingresso

nel mio file di altro ho appena chiamata

ingresso in (..........);

 

[nand_gates]

"Input" è Verilog parola chiave riservata.Si prega di non fare l 'uso di Verilog
le parole chiave per i nomi di modulo, segnali e blocknames.

 

[MRFGUY]

Puoi guardare al seguente link che è un esempio (domanda scritta da me e risposta via nand_gades)

http://www.edaboard.com/viewtopic.php?p=458387&highlight = # 458.387