Eventi> in Verilog

[ASIC_intl]

Si dice che gli eventi non sono sintetizzabili in Verilog.Quali sono questi eventi?
Fornire alcuni esempi concreti.

 

[jbeniston]

Un evento che è sensibile ai fronti di clock più probabilmente non è sintetizzabile:

sempre @ (posedge clk1 o posedge CLK2)

 

[ASIC_intl]

Si dice che "Gli eventi non sono sintetizzabili".Probabilmente questi non sono gli eventi come @ (clk posedge) quando questo commento non "Gli eventi sono sintetizzabili" è scritto.

 

[sree205]

dagli eventi, vuol dire, qualcosa di simile

quando en == 1'b1
-> Start_an_event.

questo evento può essere usato come jbeniston dice sempre il blocco.

sempre @ (event_started)
fare qualcosaquesti eventi che sono iniziati nel codice Verilog non può essere sintetizzato.Spero sono stato chiaro.Custodia di eventuali ulteriori chiarimenti, non me lo faccia sapere.

 

[ASIC_intl]

Hi 205 Sree

Do u significa che posedge / negedge non sono gli eventi?

 

[sree205]

sono anche gli eventi, ma r non solo gli eventi che non sono sintetizzabili.In generale, la regola è che, posedge / orologi negedge sono sintetizzabili, coz, gli strumenti sono intelligenti da capire loro e sintetizzare un flop, in cui clock è necessario.Spero sono stato abbastanza chiaro.

 

[madhavisai]

A Changa su input viene trattata come evento in Verilog