esecuzione equazioni

[arunssn]

Come implementare le equazioni in Verilog che sono sintetizzabile.
per es | p0 - q0 | ecc

 

[eecs4ever]

se P0 e P1 sono 1 po 'i fili ...

wire out;

assign out = p0 p1; / / assegna la loro somma
assign out = P0 - P1; / / differenza
assign out = p0 ^ p1; / / ^ significa XOR,
/ / Questo è uguale a | p0 - q0 |

assign out = & p0 & p1; / / logico
assign out = p0 | | p1; / / OR logico

 

[AMI]

Codice:Modulo ad esempio (q0, q1, out);

parametro BW = 8;

input [BW-1: 0] q0;

input [BW-1: 0] q1;

output [BW-1: 0] out;

assign out = (q0> q1)?
(q0-Q1): (Q1-q0);

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