ESD utilizzando sensibilità Decapling MOSCAP a 65nm

[eegchen]

salve,

Ho cercato attraverso il bordo.
La gente ha detto che ci sono stati esd problema utilizzando moscap come decapling cap.

Chiunque spiegare perché?

Grazie

Il migliore
Gang

 

[ESDSolutions]

Si tratta di una pratica molto comune a colmare ogni vuoto posto sul chip VDD-Vss capacità di garantire una stabile VDD-Vss tensione.

Poiché il LV-NMOS-gate ad alta capacità ha una capacità / area rapporto di questo dispositivo è molto usato anche per questo scopo.Il problema è che questa porta ossido è molto sensibile e non facilmente durante ESD stress.Livelli di tensione sopra 4V (anche per breve durata in ordine di ns) può danneggiare di ossido e di creare un fallimento nel chip.

Questo significa che quando il disaccoppiamento capacitanza è creato utilizzando questo LV ossido di un dispositivo di bloccaggio di potenza efficiente è necessario per bloccare la tensione al di sotto dei livelli pericolosi.La buona notizia è che il limite di velocità per questo morsetto non è così importante per la protezione dei locali sottile porta di ingresso a causa del buffer aggiunto VDD-Vss capacità rallenta la velocità di aumento di tensione.

Spero che questa risposta alla tua domanda.

ES

 

[williamy]

in alcuni casi, è aggiunto tra resistenza VDD e la porta del mos

 

[mdcui]

e di aggiungere al ESDSolutions' commenti, se il tappo MOS è a rischio di stress ESD è inoltre fortemente ESD basandosi sul sistema di tutela e di qualità.solitamente elevata ESD attuale dovrebbe avere designato percorso, nei pressi di obblighi di informazione, e tutte le tensioni interne aumento dovrebbe essere controllato ben al di sotto della tensione di sicurezza tollerare per mos dispositivi ad alte prestazioni.quindi se la vostra rete di ESD è robusto, allora il tuo mos tappi devono essere sicuri.

 

[test_123]

allora "ESDSolutions", si può mostrare la struttura della "potenza efficiente morsetto", grazie!

 

[ESDSolutions]

Hi Test_123,

In realtà per la maggior parte dei nodi della tecnologia più approcci esistenti.La soluzione più ottimale ulteriore dipende dalla ESD requisiti, vincoli, come zona, capacità.

I metodi sono utilizzati principalmente
- RC innescato 'bigFET': una grande NMOS / PMOS dispositivo reveives un cancello / rinfusa pregiudizi ESD durante un evento.L'attuale è respinti in modalità attiva.La maggior parte di questi possono essere simulati come SPICE attraverso il normale comportamento del dispositivo viene utilizzato.È certamente opportuno esaminare l'influenza di altri VDD-Vss capacità (originale questione in questo post) il limite di sensibilità dinamica.
Controllare i riferimenti da parte dei cittadini a Freescale sui vari EOS / ESD simposi.Buona lettura sono una carta 2001 "modulare, portatili, e facilmente simulato ESD per reti di protezione avanzate tecnologie CMOS" e una carta 2003 "Forti e Distribuito Rail Morsetto Reti per la protezione ESD in Advanced CMOS Technologies".
Molte altre aziende hanno introdotto sistemi di protezione simili (Intel, IBM, TSMC, National Semiconductor, ...)

- SnapBack MOS dispositivo: un NMOS / PMOS dispositivo è stato attivato in relazione alla cosiddetta 'SnapBack' operazione in cui l'interno parastic PNP / NPN manovra il dispositivo è in corso da ESD di fognatura (collettore) per fonte (Emiter).Certamente per la tecnologia avanzata come 65nm o 40nm il livello di tensione dovrà essere ridotto tramite porta o alla rinfusa, perché la distorsione tecniche valanga ripartizione tensione della giunzione drain-substrato è vicino o superiore alla tensione transitoria di ossido di ripartizione.

- Approcci basati SCR: A Silicon Controlled Rectifier è un dispositivo con intercoupled NPN / PNP transistor bipolari che si trasforma in un codice PIN diodo in alto, una volta attivato l'iniezione.Questi dispositivi possono essere estremamente efficaci zona, ma hanno portato a molti problemi in passato, come fermo-up,
la lentezza di attivazione, ampio processo di messa a punto richiesto.La maggior parte se non tutti questi problemi possono essere affrontati con il diritto di attivazione e configurazione sistemi di esperienza.Cerca nelle seguenti riferimenti:
2001 di carta "GGSCRs: GGNMOS Triggered Silicon Controlled Raddrizzatori per la protezione ESD in Deep Sub-Micron CMOS Processi", una carta 2002 "Alta Corrente SCRS Holding (HHI-SCR) per la protezione ESD e Latch-up immunitario IC
Operazione "e una carta 2008" A Dual-Base Triggered SCR con bassissima dispersione di corrente e tensione regolabile Trigger ", tutti pubblicati su EOS / ESD simposi.

Devo aggiungere che in tutti i casi in molte aziende hanno speso tempo e denaro nella creazione e ottimizzare questi morsetti.Per salvaguardare questo sforzo sono tipicamente aziende che utilizzano i brevetti.Ciò significa che non è possibile copiare le soluzioni così come sono, senza un accordo di licenza.