Errore nel codice Verilog

[GCK]

Sto usando Modelsim 5,7 per la compilazione del codice Verilog.

essa dà errore al
'definire op ==

dicendo che trattino a 'd' si pensa.

 

[echo47]

Utilizzare il carattere apostrofo inverso (valore esadecimale 60), invece di regolare l'apostrofo (valore esadecimale 27).

`define op ==

 

[GCK]

grazie,

che errore ho rimosso da quel punto, ma quando scrivo somthing come

risultato = a `op b;

il suo errore dando come vicino ',': IDENT aspetta

 

[echo47]

Entrambi questi lavori per me in ModelSim 6.3A.Non ho più 5,7.

Codice:

`define op ==modulo in alto (a, b, risultato);

input a, b;

Uscita risultato;assegnare risultato = a `op b;

endmodule

 

[GCK]

sarà u pls send me fix per la versione ur se possibile.

Grazie