E 'la verifica formale veramente necessario?

[jelydonut]

In quali situazioni si crea una sintesi netlist non logicamente equivalente a RTL?

jelydonut

 

[bronzefury]

Sicuramente così,

Non è forse importante in fase di progettazione che hai citato.Ma, penso che la verifica formale è molto utile quando un post-netlist layout modifica deve essere fatta.Come probabilmente sapete, un post-netlist layout è quando tutte le porte sono state posizionate sullo stampo e cavi di collegamento sono stati instradati.

Per esempio, un caso può accadere quando un bug si trova in ritardo del ciclo di progettazione ed è stato stabilito che sarebbe troppo costoso in calendario e il lavoro a Ridefinisci layout del chip.Così, in genere, un approccio per risolvere questo problema sarebbe quello di fare un cambiamento di RTL per correggere il bug ed eseguire la simulazione per verificare la correzione.Una volta completato, si spera che la correzione è un minore, modificare la netlist e confrontare RTL con la netlist attraverso la verifica formale.

 

[sam31]

Sì!!
Perché?
Strumento di verifica formale ci aiutano a trovare cattiva codice RTL che inducono il cattivo risultato synth in precedenza nel ciclo di progettazione>> risparmiare tempo design spese
Non è necessario inviare la sintesi / simulazione layout se si effettua la simulazione RTL formale RTL verifica vs sintesi / layout STA