durante la programmazione CPLD

[vaf20]

Hi my friends
Una domanda di fondo che mi viene in mente .... qualcuno dovrebbe dirmi di piùduring CPLD programming for all of pins included: IO JTAG VCCINT VCCIO GND

precisa tempistica e del livello di tensione
durante la programmazione CPLD per tutti i perni inclusi: IO JTAG VCCINT VCCIO GND

 

[farhada]

Salve,
IO è internamente tirato su nei casi normali (per Xilinx di sicuro) con una 100k ohm, in modo che il leve di tensione dipende da come i perni CPLD sono usi.

JTAG, si dovrebbe essere in grado di trovare la ifnromation facilmente su schede tecniche.

VCCINT e VCCIO, sono Aso controllato dall'utente, che è il vostro progetto e si dovrebbe essere in grado di ideintify il livello, se tutto è OK, non si dovrebbe vedere le modifiche su di essi.

GND dovrebbe essere lo stesso.

BR,
/ Farhad

 

[vaf20]

TXN caro Farhad
Lo so, ma voglio dire tempi precisi e livello ... suppongo TDI in JTAG che bitstream file di portare a termine come u so, quindi non c'è tensione cambiando il TDI ... ho ragione io? ... che dire TCK o altri pin ?
tnx in anticipo

 

[farhada]

Cari Vaf20,
Il livello dei segnali JTAG dipende dal dispositivo JTAG si utilizza e come potere che periferica.

La frequenza è fortemente dipendente dal dispositivo JTAG.Io non credo che si possa dire una tempistica generale per tutti i dispositivi.

Ho qualche documento che riguarda il rapporto tra i diversi segnali JTAG, io manderò appena lo trovo.

BR,
/ Farhad