due output in tempo di simulazione, hanno bisogno di un solo output

[Mkanimozhi]

Salve a tutti,
In VHDL ho bisogno di fare il modulo 2 aggiunta b powwer, quando ho assegnare i valori di esponente nel programma stesso è produrre il valore 0 e nel tempo di simulazione quando do il GAVES di più, è prendere il valore e producendo due uscite, come per il valore 0 e mod e il contributo di importo effettivo, ho bisogno di evitare che il valore 0 e nel mio tempo eseguito solo tutti i miei opeartions dovrebbe fare, come farlo, dammi ur suggerimento prezioso

costante di due: intero: = 2;
segnale di fatto: boolean: = false;
iniziareprocesso
iniziare
aspettare key_r, const_i;
<= Somma key_r const_i;
<Two_power_b ** = due b;
Fatto <= true;
fine del processo;

processo
iniziare
attendere fatto = true;
mod_sum <= conv_integer (somma) two_power_b mod;
sum1 <= conv_std_logic_vector (mod_sum, (n / 2));
fine del processo;per quanto riguarda
kaniomzhi.m