dubbio nel sistema Verilog

[deepu_s_s]

possiamo sintesi utilizzando Verilog sistema?

Se sì, quale è utilizzare lo strumento di sintesi per Verilog sistema

 

[aji_vlsi]

deepu_s_s ha scritto:

possiamo sintesi utilizzando Verilog sistema?Se sì, quale è utilizzare lo strumento di sintesi per Verilog sistema

 

[deepu_s_s]

hi ajitha!così posso usare Synopsys DC come strumento di sintesi per System Verilog

 

[shiv_emf]

deepu sì U DC possibile utilizzare per la sintesi
ma alcune caratteristiche (costrutti) in Verilog sistema non può essere sintetizzato !!.......

 

[deepu_s_s]

Shiv hi!

can u gimme alcune funzionalità esempio?

THX
deepu

 

[satyakumar]

HI deepu,
Le seguenti funzionalità non sono sintetizzabili.
1) i sindacati non imballata
2) dichiarazioni di variabili nei pacchetti
3) funzioni statiche e compiti dichiarato in pacchetti
4) due variabili logica di stato ha qualche problema durante la sintesi

 

[Atuo]

deepu_s_s ha scritto:

possiamo sintesi utilizzando Verilog sistema?Se sì, quale è utilizzare lo strumento di sintesi per Verilog sistema

 

[satyakumar]

Atuo ha scritto:deepu_s_s ha scritto:

possiamo sintesi utilizzando Verilog sistema?Se sì, quale è utilizzare lo strumento di sintesi per Verilog sistema

 

[deepu_s_s]

THX a tutti di u.u eliminato i miei dubbi