dubbio dichiarazione in VHDL

[sp]

Ho una domanda per chiedere la IF in VHDL ....

Codice:

if_statement:: =

IF condizione THEN

sequence_of_statements

(ELSIF condizione THEN

sequence_of_statements)

[ELSE

sequence_of_statements]

END IF;

 

[mos_halas]

Penso che salta al endif ogni volta che una delle condizioni è vera ed è presa.
Mostafa Halas

 

[maksya]

Si passerà a END Se dopo qualche condizione = TRUE.Inoltre, se-costruzione SCHEDA produses struttura priorità.In altre parole - in caso di più le condizioni = TRUE, solo il primo della lista sarà controllata.

PS: Usa ModelSim al codice di debug.Permette programma di rafforzamento.

 

[sp]

Trovo che questo sia in uno dei miei ebuk linguaggio C ...

************************************************** ******************Else-if

La costruzione

Codice:

if (espressione)

affermazione

else if (espressione)

affermazione

else if (espressione)

affermazione

else if (espressione)

affermazione

altro

affermazione

 

[tkbits]

Quando la sintesi, non vi è alcun salto.

Il sequenziamento del codice rappresenta la priorità.

Così gating è aggiunto per dare le condizioni precedenti e le assegnazioni di priorità rispetto a quelli successivi.

 

[sp]

tkbits ha scritto:

Quando la sintesi, non vi è alcun salto.Il sequenziamento del codice rappresenta la priorità.Così gating è aggiunto per dare le condizioni precedenti e le assegnazioni di priorità rispetto a quelli successivi.

 

[tkbits]

Che è corretto.

 

[nee_naresh04]

questa è un'affermazione condizionale operatore ... in più su VHDL è in grado di CUCONCURRENT SEGNALE ASSIGNMENTAND ESECUZIONE sostenere la lingua .. .. per quanto riguarda istruzione condizionale se la condizione è verificata e se fosse vero le dichiarazioni corrispondenti eseguiti .. in modo da preoccupazione per l'elaborazione del segnale simultanee .. tutte le dichiarazioni controllate simulteneously .... quindi penso che non vi è alcun caso di saltare ... contemporaneamente tutti i r preparata, ma le dichiarazioni corrispondenti vero caso conditionalised solo verrà eseguito ..

 

[Iouri]

Usando per molte volte if / elsif / elsif non è una prcatice buona, migliore scelta sarà quella di utilizzare
Case Construction.guardare di nuovo nel codice e provare a sostituire, anche in considerazione qualcosa di simile

a <= b quando (condition1) else
c quando (condition2) else
............

N condizione quando N;Buona la mancanza

 

[sp]

nee_naresh04 ha scritto:

questa è un'affermazione condizionale operatore ... in più su VHDL è in grado di CUCONCURRENT SEGNALE ASSIGNMENTAND ESECUZIONE sostenere la lingua .. .. per quanto riguarda istruzione condizionale se la condizione è verificata e se fosse vero le dichiarazioni corrispondenti eseguiti .. in modo da preoccupazione per l'elaborazione del segnale simultanee .. tutte le dichiarazioni controllate simulteneously .... quindi penso che non vi è alcun caso di saltare ... contemporaneamente tutti i r preparata, ma le dichiarazioni corrispondenti vero caso conditionalised solo verrà eseguito ..

 

[Iouri]

wad 2 se la condizione è vera? ...
Poi, che uno pensa dovrebbe eseguito?
Se devono execude sia più non vi è alcun motivo per avere sotto lo stesso processo o assigment segnale concurent, in caso contrario, di introdurre condizioni terza .......Buona la mancanza

 

[sp]

Iouri ha scritto:Se devono execude sia più non vi è alcun motivo per avere sotto lo stesso processo o assigment segnale concurent, in caso contrario, di introdurre condizioni terza .......Buona la mancanza

 

[Resistenza]

salve,
Penso che se è vero caso automaticamente poi altro non è selezionata ..così lo stesso Hols bene con elsif troppo ..

per quanto riguarda ..

 

[mystique_unbound]

SE dichiarazioni sono generalmente raelized utilizzando un'architettura parallela come ENCODER PRIORITY.quindi, ovviamente, se uno affermazione è vera le dichiarazioni degli altri con priorità più bassa sono negkected.l'ordine di priorità seguirà la struttura.
E 'simile a quella del caso di dichiarazioni.

In Verilog si può fare se le dichiarazioni con conseguente fermi ma attenzione che può portare a condizioni di gara.