domanda sulla simulazione del segnale misto con cadenza

[lily1981216]

Ciao, a tutti, ho messo il mio circuito (digitale e analogico) in una configurazione.Quando ho simulare, incontro con una cosa strana.L'uscita è giusto quando l'ingresso è 001.Faccio perché no?Sarei un break down.Mi auguro che qualcuno potesse aiutarmi!Thanks very much!La figura del circuito è in allegato.
Codice

Modulo decoder3_8 (C2, C1, C0, d5, d4, d3, d2, d1, d0);

ingresso c2, c1, c0;
uscita D5, d4, d3, d2, d1, d0;
reg d5, d4, d3, d2, d1, d0;

sempre @ (C2 o C1 o C0)
caso ((c2, c1, c0))
110: (d5, d4, d3, d2, d1, d0) = 11_1111;
101: (d5, d4, d3, d2, d1, d0) = 01_1111;
100: (d5, d4, d3, d2, d1, d0) = 00_1111;
011: (d5, d4, d3, d2, d1, d0) = 00_0111;
010: (d5, d4, d3, d2, d1, d0) = 00_0011;
001: (d5, d4, d3, d2, d1, d0) = 00_0001;
default: (d5, d4, d3, d2, d1, d0) = 6'bx;
endcase
endmodule
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[JoannesPaulus]

Che cosa succede negli altri casi?

 

[lily1981216]

JoannesPaulus ha scritto:

Che cosa succede negli altri casi?