domanda su CTS bassa potenza

[pioggerella]

Anche se la riduzione dei consumi di alimentazione primaria spesso può essere realizzato con il metodo come clock gating adottate dai progettisti front-end, possiamo ancora ridurre durante CTS.

Un metodo per diminuire il consumo di energia è quello di indebolire lo skew e ritardo penaltyand quindi fare doppio-spacing routing reti di clock, che pehaps occers nella progettazione nanometri più profondo.

chiunque può spiegare su "interlinea doppia reti di clock di routing"?
ciò che andrà a beneficio di?

grazie

 

[eternal_nan]

Doppia reti clock spaziatura diminuirà la quantità di capacità parassita di essere guidato da l'albero di clock (capacità di tracce vicine, dominante nelle geometrie più piccoli è ridotta a causa della distanza aggiunto) e P ~ C * F * V ^ 2

 

[spauls]

L'integrità del segnale e gli effetti del rumore saranno prese in cura, mentre la spaziatura.