Divider

[jene2in]

Salve,

Qualcuno sa l'algoritmo utilizzato per il divisore Posted on OpenCores.
http://www.opencores.org/cvsweb.shtml/dividers/rtl/verilog/div_uu.v

Sono più familiarità con VHDL, ed è un po 'difficile per me capire il codice Verilog divisore in modo chiedevo se qualcuno mi può aiutare con l'algoritmo o pseudocodice.Grazie.

 

[ds18s20]

IMHO OpenCores sucks.

Vorrei provare un sito americano che è di gran lunga la modalità utile, per esempio, ha www.fpga4fun.com alcuni esempi molto semplici

~ B

 

[VSMVDD]

tutti algurithm sono per lo più basati
su ordinali

si dispone di un numero ordinale di base
dire base 16

questo avrà un stuct come

/ / # Define ordinal_zero 0 / / (null ordinale di solito non utilizzabile come un altro che si legano ad un altro ordinale per .1 .01 .001 vale a dire 1 divario dal tempo)
# DEFINE ordinal_one 1
# DEFINE ordinal_two 2
# DEFINE ordinal_four 4
# DEFINE ordinal_eight 8
# DEFINE ordinal_sixteen 16

quindi è possibile utilizzare il numero ordinale in termini di tempo / code
per costruire le strutture call back di capire cosa si vuole

PGP SDK di studio e youll vedere come funziona

 

[Yuphone]

Bene, c'è un articolo su blog divisore.
http://www.cnblogs.com/oomusou/archive/2008/07/16/verilog_clock_divider.html

E 'in cinese, ma è possibile utilizzare Google Strumenti per le lingue per tradurre in inglese.

Inoltre, è molto dettagliato in entrambe le spiegazioni e la descrizione Verilog HDL.

 

[ds18s20]

Yuphone ha scritto:

Bene, c'è un articolo su blog divisore.

http://www.cnblogs.com/oomusou/archive/2008/07/16/verilog_clock_divider.htmlE 'in cinese, ma è possibile utilizzare Google Strumenti per le lingue per tradurre in inglese.Inoltre, è molto dettagliato in entrambe le spiegazioni e la descrizione Verilog HDL.

 

[jene2in]

Grazie!