Divide da 15,8

[AdvaRes]

Hi iscritti,
Come progettare un divisore del 15,8?
Please help.

 

[Zerox100]

Qual è il vostro target di tecnologia?FPGA?In FPGA dividendo di 15,75 è molto più facile.desiderate per descriverla?

 

[AdvaRes]

Salve,
L'obiettivo è un divisore di frequenza per PLL.

 

[archillios]

Se non cura il jitter clock, il modo più semplice è quello di dividere l'orologio fonte del 15 e 16 a turno.
Ad esempio:
15,8 = 15 * 0,2 16 * 0.8, è possibile dividere ciclo di 20 di origine entro il 15, poi 80 cicli di origine entro il 16, quindi ripetere ...

 

[Atena]

AdvaRes ha scritto:

Hi iscritti,

Come progettare un divisore del 15,8?

Please help.

 

[Zerox100]

Si dovrebbe moltiplicare la frequenza da 5 e poi dividere per 79.Si avrà un divario del 17,8.Se si utilizza FPGA DLL è possibile utilizzare questo approccio.Primo moltiplicare per 4 e poi dividere per 63.poi si aprirà una frattura da 15,75.