Discussione: Specificare tempi vincolo su FPGA design

[saho]

ciao.

Sono novizio di attuazione della tecnologia FPGA.

Lettura di documenti sulla tempistica di analisi statica, non mi sembra che l'attuazione di un disegno (in un FPGA), senza specificare il vincolo tempi (tempo di arrivo, tempo richiesto, false percorso multi-path, ..) si tradurrà in un NON-SO - BUONA svolgimento del circuito, quando si confronta con la progettazione di attuazione (i media, -> sintesi), con chiaro e razionale calendario specifico vincolo.

Grande.

Tuttavia, come si fa ad uscire con questi dati (ora di arrivo, tempo richiesto ,...) che sono necessari quando si utilizza un calendario guidato sintesi strumenti.Eventuali suggerimenti?Non è così chiaro a me dove trovare questi valori.Penso di un dispositivo FPGA databook.Am I missing something?Oppure si tratta di una prova di errore e tentare.Potete offrire la sua esperienza e le tecniche con me.SAHO

 

[xfpgas]

Ci sono diversi modi per specificare Timing Constraints in un FPGA.
Sono familiarità con Xilinx.

È possibile sepcify Timing Constraints in Xilinx Indietro Fine strumenti dopo la sintesi.Puoi guardare qui per maggiori informazioni qui.
http://toolbox.xilinx.com/docsan/xilinx5/data/docs/cgd/cgd0009_6.html

La maggior parte degli strumenti di sintesi consentono di specificare il calendario pone al livello RTL pure.Fare riferimento a questo documento per Synplify Pro
http://www.synplicity.com/literature/pdf/constraint_app_note2.pdf

Può anche essere una prova di errore e qualche volta.Per la maggior parte dei disegni e modelli, di cui si ha veramente molto da ottimizzare riunione Cronometri.Gli strumenti di solito fare un buon lavoro.Ma se si sta cercando di ottenere le massime prestazioni,
in cerca di qualche ns, allora si dovrebbero prendere in considerazione Timing Constraints.E ofcourse, che non sta a garantire che gli strumenti che soddisfano tali vincoli.Almeno è possibile identificare percorsi critici.E poi tornare indietro e modificare il vincolo o, peggio, potrebbe essere necessario modificare una parte del tuo RTL design, o meglio floorplanning.

Ma, come ho già detto, per la maggior parte dei disegni, è più probabile che per soddisfare Cronometri con cui molti di modificare.Per alcuni modelli, cercando di spremere più in pochi ns, è più che premendo un pulsante e lasciare che gli strumenti del lavoro.Devi guida mediante l'applicazione di questi strumenti adeguati vincoli.E differiscono da questi vincoli di Vendor Vendor.È necessario, quindi, leggere la documentazione del vostro venditori per avere maggiori informazioni.

Hope this helps,
Kode

 

[saho]

Ciao kode:

Grazie per la vostra intuizioni.

Qui è il mio schema per FPGA attuazione.Supponendo che la scritta è RTL synthesisable e completamente testati in simulazione!Hehe!

Punto 1-Sintesi senza vincolo tempi
=====
Ok, ho potuto capire che con un disegno di sintetizzare semplicemente fornendo la frequenza di clock globale può essere sufficiente (ad esempio, i tempi non vincolo [non può essere il termine corretto, ma sai cosa voglio dire!] È fornito in anticipo per la sintesi. Specificando il seguito orologio mondiale, si può iniziare a compilare il tuo design e sintetizzare in sintesi strumenti EDA. Guardando il rapporto dopo il completamento della sintesi termine, si può avere circuito che soddisfa le vostre desiderata frequenza di funzionamento. Magno.

Se cade durante la progettazione di sintesi (in mancanza di riunione il funzionamento orologio con setup / tenere violazione),
passare al punto 3 e utilizza vincolo al fine di ottimizzare i tempi di progettazione (e non la funzionalità!),
In modo che essa soddisfa i tempi di chiusura.Riuscire punto 3, si può quindi procedere al punto 2.

Punto 2-Importare in EDIF FPGA Vendor Luogo
e strumenti per la rotta (Io uso il =====
FPGA termine di attuazione).

Dopo il successo che sintetizza il nostro design (senza tempi contraint), si può iniziare a essere Luogo e percorso il circuito
all'interno del bersaglio tecnologia FPGA.UNA DOMANDA: Ho bisogno di specificare alcun calendario qui?Penso solo pin di assegnazione, e nient'altro.Poiché ho specificare globale orologio del mio disegno durante il processo di sintesi del flusso.Tutto ciò che ho perso?

Alla fine del percorso Luogo e, se il progetto soddisfa requisiti, ossia, non negativo SLACK TIME.SUPERB.Si può quindi procedere al download bitfile FPGA per verificare se effettivamente la progettazione di lavori.UNA DOMANDA QUI: Se il progetto finale superato la fase di Place & Route senza errore, è legato alla progettazione di opere (magari non perfettamente in quanto non vi possono essere alcuni casi angolo che non può essere pienamente rappresentato nella simulazione della progettazione).

Punto 3 - ulteriore miglioramento sul tema "lavoro" Design
Per un ulteriore miglioramento (come tutti gli Ingegneri fare) la progettazione in modo che usi meno logica e corre più veloce, è possibile raggiungere questi miglioramento con l'utilizzo di tempi vincolo.

Lettura XILINX nota tecnica, si propone la progettazione di circuiti migliore (con tempi contraint applicata).Ragioni che sono la combinational (combinatoria) logica tra registri sono ottimizzati (al fine di soddisfare l'utente tempi vincolo).Tuttavia, il disegno non sia compromessa la funzionalità.Si noti (utilizzando FPGA Floorplan spettatore), che utilizza i tempi di progettazione che hanno contraint sua logica strettamente connessi imballate e più vicina al posto di I / O pin per ridurre al minimo ritardo, per il constrast piuttosto "scioltamente" collocamento di logica (progettazione senza tempi vincolo)
all'interno del chip FPGA.Quali sono i tuoi pensieri?

 

[saho]

Ciao kode FPGA e altri utenti

Raccontaci la tua su FPGA attuazione flusso.Mi ascolto.Hehe.

Quando si decide di applicare i tempi vincolo per la progettazione FPGA quando la fase di attuazione?Capisco la necessità e l'importanza della tempistica costrizione in materia di qualità dei risultati del progetto di sintesi.Ho difficoltà nel decidere i valori da utilizzare.

Se si utilizza tempi vincolo, potete dirmi come si arriva / decidere i valori da inserire nel calendario vincolo manager.Si prega di condividere la vostra esperienza con me e altri che la lettura di questo forum

SAHO

 

[r_e_m_y]

Ciao a tutti,

Ecco alcune delle mie esperienze in tempi vincoli ...
1) vincoli interni
Se tutti i registri del tuo disegno sono da clock orologio mondiale, potrebbe non avere a specificare interno ritardo o di installazione ...Oppure avete molto grande combinatory processo prima clocking.
2) vincoli esterni
Questo può essere studiato presso l'inizio della progettazione.Devi controllare tutti i componenti collegati al FPGA.Per le uscite FPGA, Controllare la scheda di dati di orari del vostro componenti (ad esempio: i dati di configurazione prima di selezionare chip,
i dati tenere tempo ...), calcolare il caso peggiore e quindi specificare l'orologio al pin ritardo nel tuo sintesi / layout strumento.Per il Inputs, verificare che l'impostazione del tempo di ingresso registri sono verificati.Se i segnali non sono sincroni con l'orologio mondiale, è possibile mettere in cascata 2 registri per evitare metastability.<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />

 

[saho]

Ciao REMY.

Potete elaborare e illustrare il vostro insegnamento utilizzando un esempio di vita reale?

In alternativa, Lei / voi sono a conoscenza di alcun libro insegna che questi principi?

In breve, ho potuto sorta di concettualizzare la spiegazione.Un esempio potrebbe essere utile e più educativo.

Fammi sapere.Voglio essere una buona e le mani su FPGA-designer.

SAHO