Differenza tra% Simulazione HDL Gate livello di Verifica?

[giggs11]

Hi guys,

Mi piacerebbe sapere processo di simulazione HDL.Come funziona ...?Io di solito utilizzare uno strumento come la voce di progettazione FPGA QuartusII per la simulazione di HDL, ma sono anche consapevole di strumenti come VCS che possono fare il lavoro.

Così, la mia domanda è .... fa il simulatore HDL mappa il disegno di una libreria di certo prima di simulazione funzionale ...?Ad esempio, in un FPGA basati HDL Simulator .... non lo strumento mappa progettazione alla libreria di cella FPGA prima simulazione ...?perché, se non la mappa di una cella di libreria, come è in grado di fornire la sim corretta tempistica dipende la funzionalità.risultati ..?

Sono anche curioso di gate-simulazione livello.Io so che dopo la sintesi utilizzando Synopsys DC ... abbiamo obiettivo la progettazione di P & R, ma c'è un modo per verificare la funzionalità del design sintetizzato prima di P & R. .. E 'questo in cui VCS arriva e, quindi, l'esigenza di una biblioteca per VHDL il passo ...?

Grazie.

 

[MetalWave]

La maggior parte di progettazione è il design sincrono, quindi non riteniamo problema di temporizzazione prima verificaton funzione.Se la funzione è OK, faremo di controllo dei tempi.Se il tempismo è OK, siamo in grado di piena convinzione che la funzione di lavoro.

 

[andromeda]

Chi ha detto che la simulazione funzionale fornirvi tutte le informazioni su tempi (questo è lo scopo della STA) - come il nome funzionale detto, scopo è di verificare la funzionalità.
A causa di aproximation Made in simulazione funzionale, una parte delle funzionalità non può essere verificata utilizzando questa inizializzazione (corretto, incrocio fra dominio orologio asincrono, ...), così porta-a livello di simulazione e di altre tecniche e strumenti sono utilizzati per la verifica di queste cose.
Ma, si noti che non è buona idea quella di utilizzare porta-a livello di simulazione per verificare la tempistica (Static Timing Analysis fare quel lavoro molto meglio).Ancora, per migliorare la fiducia, è OK per eseguire cancello poche prove sul livello pienamente con back-timings anotated, se non siete assolutamente sicuri di vincoli utilizzati in STA.

 

[supercst]

1) È necessario provied si modello di simulazione biblioteca, per FPGA, arriverà con gli strumenti dell'esecuzione del progetto, come Quatus e ISE.
2) Nel modello di simulazione, non vi è l'affermazione di controllo dei tempi.Simulazione di funzione non può verificare la tempistica,
ma gate-simulazione a livello controllerà i tempi, nella simulazione di FPGA, deve fornire i file SDF.

 

[tukken]

Sì, si dovrebbe usare pt per STA, ma alcuni casi tipici di sim layout post può essere utile per convincere il vostro.

 

[Khorram]

È necessario separare la verifica funzionale e l'analisi dei tempi.Se si desidera verificare la funzionalità, non hai bisogno di alcuna libreria.Quindi simulatore non ha bisogno di alcuna libreria per fare la simulazione.Ma se si desidera tempi di analisi, si dovrebbe introdurre una biblioteca.In altre parole, Maping la tecnologia dovrebbe essere fatto.

Quote:

Sono anche curioso di gate-simulazione livello.
Io so che dopo la sintesi utilizzando Synopsys DC ... abbiamo obiettivo la progettazione di P & R, ma c'è un modo per verificare la funzionalità del design sintetizzato prima di P & R. .. E 'questo in cui VCS arriva e, quindi, l'esigenza di una biblioteca per VHDL il passo ...?

 

[MST]

Ho ottimo documento per la verifica dei tempi.I will upload soon.

 

[funzero]

concentrarsi sulle funzionalità di simulazione e di proprietà dynimic.
focus cancello sulla performnace calendario e la funzione.