E
ericzhang
Guest
Nel mio disegno, uno delayline è concepito come una catena di inverter con programmabili
carico cap MOS.
Il carico della PAC è NMOS: gate è collegato ad orologio, alla rinfusa è collegato a terra,
drain e source è acceso tra terra e VDD.
Ora il risultato del test chip mostra il ritardo è inferiore a quella mostra di simulazione.
Il design è il UMC 0,13 tecnologia.
Due domande:
1.Is il modello UMC non precisa in una certa condizione?
2.Posso ottenere il risultato più giusto in base al modello varactor usare?
Grazie!
carico cap MOS.
Il carico della PAC è NMOS: gate è collegato ad orologio, alla rinfusa è collegato a terra,
drain e source è acceso tra terra e VDD.
Ora il risultato del test chip mostra il ritardo è inferiore a quella mostra di simulazione.
Il design è il UMC 0,13 tecnologia.
Due domande:
1.Is il modello UMC non precisa in una certa condizione?
2.Posso ottenere il risultato più giusto in base al modello varactor usare?
Grazie!