Diff tra bene contatto e il contatto substrato in 90nano

[s3034585]

Hi Guys
Sto usando la tecnologia TSMC 90 nano e ho un impasto per il diff di contatto tra substrato e ben contatto.Nel mio schema hanno usato i condensatori MIM e mentre generateing il layout per loro che mi danno un contatto anche nel layout ora sono confuso, dove posso collegare questo ..perché ho anche un contatto substrato.

Pls potete dirmi dove posso collegare questi 2 contatti ..

Grazie in anticipo
Tama

 

[franck]

Salve,

Io non conosco il tsmc90, ma se si dispone di un pozzo cravatta e una cravatta substrato per tappo mim mi sembra che in questo tekno c'è nwell o dnwell nell'ambito della PAC mim.Penso che si dovrebbe avere un codice PIN per questo allacciare bene nel vostro schema troppo o nelle proprietà.Anche alcuni coperta sono un simbolo speciale per rappresentare questo legame a dnwell.Sta a voi e il vostro disegno al quale rete si deve collegare questo bene.Propably hai bisogno di cancellare la capacità parassita al substrat se non ne hai bisogno, magari c'è anche una opzione o un altro dispositivo MIM PAC nel mazzo.
E per il substrato cravatta penso che voi lo sapete bene perché è qui!
Hope it helps,

Franck.

 

[s3034585]

Hi franck
Grazie per la tua risposta.come lei ha menzionato in questo i tech si dispone di un DNW ed è un pozzo di contatto opzione nelle sue proprietà ...questo consente un contatto e sui suoi 4 lati .. e come al che io ho collegato il bene legame con essa.Ma ora la questione è quella in cui si collega il substrato.Lo so perché è lì.Ma la cella che sto utilizzando, in quanto il NMOS substrati è direttamente collegato a vss quindi non vi è alcuna connessione substrato a cui ho fatto di legare questo pin.e se si parla della PAC MIM allora si può dire dove posso collegare il pin di substrato nel layout ..

grazie in adcance.
tama

 

[franck]

Hi Tama,

"... L'NMOS substrati è direttamente collegato al VSS ...".
Così si dovrebbe collegare il legame substrato del vostro cap mim a VSS.

C'è un sacco di strada per affrontare DNWELL in un mazzo a seconda di ogni tecnologia.
Alcuni definiscono il ponte DNWELL, il substrato interno e il supporto esterno.
Alcuni si limitano a definire la DNWELL e il substrato esterno.
Alcuni usi entrambi, a seconda dei dispositivi.
Alcuni usi pin nello schema, alcuni utilizzi solo le proprietà, alcuni utilizzi di entrambi, alcune hanno una cella speciale diodo per definire la dnwell, il substrato esterno e il substrato interno ...

Quindi quello che voglio dire è che dovessero essere veramente attento di come i vostri affari in ponte con DNWELL giusto per essere sicuri di non fare errori stupidi.
Comunque nel tuo caso della PAC mim, penso che si desidera un DNWELL PLAIN nell'ambito della PAC, e così il legame substrato è qui solo per definire il substrato esterno, che è nel tuo caso il substrato della vostra NMOS così VSS.

Franck.

 

[tarkyss]

come si può costruire la PAC?strati che hai usato?E 'di generare un contatto bene perché nel techfile definire così il contatto che avete fatto, quindi ti suggerisco di costruire il tuo cappello, come suggeriscono TSMC, naturalmente, se sei sicuro hai ragione, è possibile modificare la techfile, ma è pericoloso