Design Procedura per LDO topologia

[massiccia]

Ciao a tutti,

Vorrei chiedere se qualcuno potrebbe darmi qualche info (carta, o altro documento di progetto) per la topologia LDO che è allegato di seguito.
it often in papers or LDO design books, etc.

Io non l'ho visto
spesso nei giornali o libri di design LDO, ecc

Questa topologia è semplice ma efficace per desgn LDO, a mio parere.

Lo schema che è al di sotto attaced è semplificata e alcuni transistor non sono indicati
(Come cascodes, ecc.)

Here it is:<img src="http://images.elektroda.net/30_1202854827.jpg" border="0" alt="Design Procedure for LDO topology" title="Procedura per la progettazione LDO topologia"/>
Grazie.

 

[massiccia]

Si prega di ragazzi,

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />Ho bisogno di informazioni su questo schema!Fa parte di un progetto importante che sto facendo

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Piangi o Molto Triste" border="0" />Grazie in anticipo!

Con i migliori saluti

 

[haff99]

Che cosa hai bisogno?Si tratta di semplice come LDO è venuto.Questo LDO sembra adatto per correnti di uscita bassa.Ci sono migliori LDO per la corrente più elevata.compensazione è facile come l'unico punto reale di compensare sia in uscita.Guadagno è semplice.È fondamentalmente gm della coppia di diff, praticamente alcun guadagno dalla seconda fase grazie al dispositivo collegato diodo, volte il rapporto dei tempi specchio in uscita l'impedenza di uscita.Stai per avere una sistematica offset a causa della tensione sul drain del dispositivo NMOS seconda fase in quanto sarà diverso il voltaggio del NMOS specchio sul dispositivo.Che sta per arrivare riflessi verso l'input dato che il guadagno nella tua prima fase non è troppo alta.

 

[massiccia]

Haff99 grazie per la risposta.
Quali numeri si intende per dire "basso" in corso e "high" in corso?
Sto cercando nella gamma da 0 a 5 mA.
Mi potreste suggerire architetture migliore per queste correnti di questo?

Ero alla ricerca di una procedura di progettazione che spiega l'indennizzo se il circuito.
Non è così semplice come sembra - i poli interni (output di diff. Coppia e specchio P) anche se il gioco di ruolo polo output non è così dominante.

Grazie.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />Con i migliori saluti,

 

[arghpok]

Non mi piace la topologia a tutti.la fase 2 di amplificatore di errore ur non aiuta affatto.U bisogno di un buffer per aumentare la produzione l'amplificatore di errore di frequenza pole e mantenere il sistema abbastanza stabile a bassi carichi.Poiché ur utilizzando un tappo esterno (credo) per il risarcimento ur, u può essere necessario aumentare i guadagni globali per migliorare i parametri di prestazioni, come la linea e la regolazione di carico (u può fare questo semplicemente cascoding 2a fase).Attuali capacità sono determinate da due fattori principali: 1, il rapporto di transistor passa aspetto e l'u regione operazione vogliamo che sia (in genere la saturazione, anche se ci sono un sacco di opere ora con il M passare in regione lineari).2, la tensione di controllo della gamma dinamica, in cui io non vedo alcun problema evidente.Infine, l'uso di simulazioni ur transitoria generatori di corrente, invece di resistenze, come il carico.

Se questo è davvero importante per voi, si dovrebbe modificare la topologia amplificatore di errore, guardarsi intorno!

 

[sohpie2007]

Cercare di ottenere un deisgn di lavoro LDO da:

http://yourcircuits.com/inc/sdetail/3172?xtr=ldo

 

[massiccia]

Hi sohpie2007,
Very interesting site.Ho controllato.
Grazie.

Saluti,

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />

 

[quaternione]

Spiacente
Ma, qualcuno può dirmi come ottenere disegni di quel sito.

Ho visto molti qui, ma mi raccomando non riuscivo a qualsiasi disegno o modello da lì.

 

[jonneylu]

il attahment è una topologia semplice LDO che utilizzano due amplificatori stadio.