Design PLL frequenza / fase di chiusura

[rsobin]

Sto lavorando sulla progettazione di un sistema PLL, dove è l'output inviato VCO attraverso un sensore e viene poi portata indietro nel PFD.Quando l'uscita VCO passa attraverso il sensore di una fase di ritardo legate alla risonanza del sensore è creato.Mi chiedevo su che incorpora un ritardo di fase nel ciclo di feedback (non il sensore loop) al fine di ottenere il PLL a bloccarsi su una certa frequenza corrispondente a una fase specifica ritardo creato dal sensore.Im non sicuro se questo è realistica, ma penso che potrebbe essere e se sì bisogno di alcune idee su circuiti fase di semplice ritardo.

Ho un PLL di lavoro basato su una porta XOR e di un integratore, ma bisogna aiutare la serratura del circuito e il circuito perde talvolta di blocco.

Grazie