Design Mismatch dopo la sintesi

[tok47]

Hi All,Sono un principiante in disegno digitale.Questa è la prima volta che utilizzare gli strumenti di sintesi.Così, hopelly la mia domanda non è una domanda stupida.

Nel mio progetto, sto usando una logica combinazione plus fermo a fermo di dati.Funziona abbastanza bene nella mia simulazione Verilog.Ma, la simulazione che io uso il disegno dopo la sintesi, non funziona come quello che entrare in Verilog simulazione.I dati latching tenere toggling.

In precedenza, mi è stato utilizzando un flip flop nel mio progetto.Ma, a causa di un ritardo a lato dati, così ho sempre ottenere un blocco di dati sbagliati.

È che è un caso comune in cui il circuito dopo la sintesi non è Cross Match comportamentale Verilog?

Grazierdgs
YY

 

[firewire2035]

la sintesi è abbastanza affidabile ora, a meno che il tuo stile di codifica è davvero povero.

le probabilità sono il vostro livello di installazione cancello di simulazione non è corretto, può essere reimpostare o tempo di passaggio connessi.

 

[tok47]

C'è tutto lo stile d'oro di codifica che può sempre assicurarsi che l'orologio è alternare dopo che i dati pronto per un flip-flop?

 

[Kaustubh]

ci sono stati dei setupt / hold violazioni di tempo dopo la sintesi?
io

 

[linuxluo]

salve,
1.prima cantare formalità o conformazionale per dimostrare RTL vs netlist è ok
2.non usare sdf a fare la simulazione netlist

 

[sumit_techkgp]

Ciao, questo è un comportamento comune.La simulazione RTL è una 0-simulazione di ritardo, mentre la simulazione netlist è una simulazione in ritardo.Così, quando arriva in ritardo l'immagine di questi tipo di probs siano rispettati.Per evitare di essi ha bisogno di u per garantire che tali dosent probs nasce dal progetto, vale a dire in RTL.Modificare la tua RTL (preferibile un saliscendi di chiusura i dati corretti, anche se vi è un certo ritardo nel percorso del segnale).Questo risolverà il problema.