Dammi una mano

[smartwang]

Ho implementato un core DSP in Stratix altera FPGA.
Ma trovo che può essere eseguito solo 30MHz,
Come faccio ad aumentare la sua frequnecy?e quanto in generale?

 

[hock]

tenta di utilizzare amplificare da ot Synthesys Synplicity presission da mentore per ottimizzare il tuo design rtl.
È inoltre possibile utilizzare planer flor in modalità manuale per ridurre i percorsi critici.
è più di lavoro Guss, ma può dare buoni risultati.
hock

 

[VisualArt]

che FPGA do u selezionare?
U messo clock ur alla rampa di tutta l'orologio?
Verificare la loro e la ricostruzione del progetto ur.

 

[nand_gates]

Salve,
Se puoi mandarmi RTL core ur DSP probabilmente ti posso aiutare.
Perché la velocità è anche deciso di ur stile di codifica!

-nand_gates

 

[eziggurat]

provare e rendere blocco base.

 

[power-twq]

forse puoi cambiare il tuo stile di codifica per il dispositivo altera,

e si può usare logiclock quartusii di aumentare la frequenza di funzionamento.

smartwang ha scritto:

Ho implementato un core DSP in @ ltera FPGA Stratix.

Ma trovo che può essere eseguito solo 30MHz,

Come faccio ad aumentare la sua frequnecy?
e quanto in generale?

 

[bibo1978]

Si dovrebbe avere una metodologia di chiusura tempi, ciò dipenderà in gran parte sul tema "Quanto ha u perdere il vostro orologio"
dopo tutto quello che dovrebbe utilizzare una metodologia buon stile di codifica "bastone con il libro di metodologia di riutilizzo manuale" a meno che il design sono inevitabili eventi asincroni.
In generale si può incontrare il vostro tempo a seconda conseguenza la velocità di clock di rapporto di velocità di clock richiesti:
alcune volte può essere risolto con l'applicazione più sforzo PAR, "prendersi cura i risultati sono sempre PAR 10% in meno rispetto whatyou otterrà su hardware", questo 10% può essere fatto con maggiore sforzo PAR, multi-pass par.
Se vi siete persi con il 20% al 75% u possono applicare i vincoli temporali Critical Path, l'analisi statica calendario per il progetto "percorsi critici", controllare la struttura modulare in PAR, si applicano i vincoli di collocamento "floorplanning", la duplicazione rgister per fanout di grandi dimensioni, strumento di sintesi impegno e vincolo temporale a livello mondiale, in considerazione alcuni pipelining.
Se vi siete persi con così tanto, per esempio, si desidera un 100 MHz e si ottiene 30 oltre il 100%, allora credo che si dovrebbe verificare il vostro disegno gerarchico, il codice di stile, vincoli strumento di sintesi, si consideri il pipelining per i moduli intero progetto, modificare il intero design.

 

[Ice-Tea]

Controlla il tuo sentieri più critici in qu (a) RTU.Quindi avviare l'ottimizzazione del codice (ad esempio il pipelining), dove i sentieri sono interessati.