cosa c'è di sbagliato con questo codice Verilog

[MRFGUY]

Nella mia semplice codice Verilog, ho visto alcune avvertenze.Io ancora non so come cancellare.
E seg uscita è sempre il default.
Ho usato Xilinx.

Qualcuno mi può aiutare.

Il mio codice
Quote:

Modulo prj12 (A, B, C, D, seg, clk, y);/ / Ogni volta che B.eqn è pari a 1 LED è acceso e si conta

/ / E visualizzare il 7 disp seg.
Il conteggio viene fatto tra 0 e 15 (4 bit)ingresso A, B, C, D, clk; / / input prelevati da 7.493

output [6:0] seg; / / 7-seg disp

output y; / / LED

reg [6:0] seg = 0;

reg count;

y reg;

sempre @ (clk negedge)

iniziare= y (A & ~ D & B) | (B & C);if (A & & B & & & C & D) count = 0; / / conta tra 0 e 15

else if (y == 1) count = count 1;caso (count)

0: seg = 7'b1111110;

1: seg = 7'b0110000;

2: seg = 7'b1101101;

3: seg = 7'b1111001;

4: seg = 7'b0110011;

5: seg = 7'b1011011;

6: seg = 7'b1011111;

7: seg = 7'b1110000;

8: seg = 7'b1111111;

9: seg = 7'b1110011;

10: seg = 7'b1110111;

11: seg = 7'b1111111;

12: seg = 7'b1001110;

13: seg = 7'b0111101;

14: seg = 7'b1001111;

15: seg = 7'b1000111;

default: seg = 7'b1010101;

endcase

fine

endmodule

 

[Khorram]

Si è definito "conta" come un segnale un po '.Si dovrebbero definire come segue:

reg [3:0] o il conteggio (count integer!)

A proposito, vi consiglio di scrivere il codice in uno stile standard.

Definire i segnali sequenziale come categorie present_state & next_state.

sempre (YOUR_signals)
iniziare

Specificare i segnali next_state in un circuito combinatorio
Voglio dire: next_state = Function (present_state e altri segnali)

fine

sempre @ (clk negedge)
iniziare

Applicare next_state segnali di segnali present_state connessi
Voglio dire: present_state <= next_state;

fineRGDS
KH