C
CRISP
Guest
che hanno questa verilog codice / disegno su AGC?
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B
brmadhukar
Guest
Salve,
E 'questo per il controllo di RF o per l'audio.Avete qualche idea su come è fatto.
BRMadhukar
E 'questo per il controllo di RF o per l'audio.Avete qualche idea su come è fatto.
BRMadhukar
C
CRISP
Guest
brmadhukar ha scritto:
Salve,
E 'questo per il controllo di RF o per l'audio.
Avete qualche idea su come è fatto.
BRMadhukar
Salve,
E 'questo per il controllo di RF o per l'audio.
Avete qualche idea su come è fatto.
BRMadhukar
B
brmadhukar
Guest
Salve,
Non so se questo ti può aiutare.Per uno dei RFS facciamo uso FPGA per il controllo AGC.La logica è molto semplice.
Conta il Entità bit tra intervalli fissi.
Se si supera il 30% dei campioni diminuzione di guadagno AGC
altrimenti aumentare.
Questo viene fatto continuo.
Il 30% si basa su carta Amoroso.
Auguriamo che questo ti aiuta.Mi dispiace non posso condividere il codice.
BRMadhukar
Non so se questo ti può aiutare.Per uno dei RFS facciamo uso FPGA per il controllo AGC.La logica è molto semplice.
Conta il Entità bit tra intervalli fissi.
Se si supera il 30% dei campioni diminuzione di guadagno AGC
altrimenti aumentare.
Questo viene fatto continuo.
Il 30% si basa su carta Amoroso.
Auguriamo che questo ti aiuta.Mi dispiace non posso condividere il codice.
BRMadhukar
C
CRISP
Guest
brmadhukar ha scritto:
Salve,
Non so se questo ti può aiutare.
Per uno dei RFS facciamo uso FPGA per il controllo AGC.
La logica è molto semplice.
Conta il Entità bit tra intervalli fissi.
If it exceeds 30% of samples decrease AGC gain
altrimenti aumentare.
Questo viene fatto continuo.
Il 30% si basa su carta Amoroso.
Auguriamo che questo ti aiuta.
Mi dispiace non posso condividere il codice.
BRMadhukar
Salve,
Non so se questo ti può aiutare.
Per uno dei RFS facciamo uso FPGA per il controllo AGC.
La logica è molto semplice.
Conta il Entità bit tra intervalli fissi.
If it exceeds 30% of samples decrease AGC gain
altrimenti aumentare.
Questo viene fatto continuo.
Il 30% si basa su carta Amoroso.
Auguriamo che questo ti aiuta.
Mi dispiace non posso condividere il codice.
BRMadhukar
B
boeysue
Guest
Potete dirmi dove la Aromos pubilished la carta?
Ha in IEEE rivista? Thanks a lot.
Ha in IEEE rivista? Thanks a lot.
S
spauls
Guest
U in grado di scrivere un semplice C / codice Verilog per AGC,
ma che il codice non sarebbe synthesisable,
ma che il codice non sarebbe synthesisable,
B
boeysue
Guest
>> Conta il Entità bit tra intervalli fissi.
Che cosa significa l'Entità bit?Significa forse il MSB?
Che cosa significa l'Entità bit?Significa forse il MSB?