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sixdegrees
Guest
Ciao,
Sto usando uno FPGA Spartan 3 bordo e mi hanno problemi nel Post Place n Route simulazione utilizzando Xilinx ISE 7.1i Modelsim e XE 6.0aI hanno difetti che provoca inutili rifiuti uscite finalmente uscita la prima regola.Non solo nei grandi disegni (io sono la progettazione di un IP core DSP proc.) Se i istanziare una semplice registrazione, il posto PNR risultati della simulazione mostra difetti.
Di seguito è riportato il codice e testbench per un semplice registro 8bit.
»calendario 1ns / 1PS
alto modulo (in clk, reset, ENB, out);
input [7:0] in;
input clk;
ingresso di reset, ENB;
output [7:0] out;
reg [7:0] out;
sempre @ (posedge clk)
iniziare
if (reset)
out <= 8'b0;
else if (ENB)
out <= in;
altro
out <= out;
fineendmodule
modulo test_top_v;
/ / Ingressi
reg [7:0] in;
reg clk;
reg reset, ENB;
/ / Outputs
filo [7:0] out;
/ / Istanzia l'unità sottoposta a prova (UUT)
top UUT (
. in (a),
. clk (clk),
. azzeramento (reset),
. ENB (ENB),
. out (uscita)
);
# 25 sempre clk clk = ~;
iniziale iniziare
/ / Initialize Ingressi
a = 0;
clk = 0;
ENB = 0;
reset = 1;
/ / Attesa di 100 ns globale reset per terminare
# 100;
# 50 di reset = 0;
/ /
Aggiunge stimolo qui
# 50 ENB = 1;
a = 8'b00000001;
# 50 ENB = 0;
# 180 ENB = 1;
a = 8'b11111111;
# 50 ENB = 0;
# 100 $ stop;
fineendmodule
Ottenere in uscita quando il glitches' in 'valori cambia da 8'h1 a 8'hFF.
Plz qualcuno può darmi qualche consiglio su come aggirare tutti questi problemi e tutti i link / riferimenti a un design robusto e perfetto.Mi sembra di avere l'idea che la codifica FPGA per la realizzazione è piuttosto una diversa ballgame per quanto riguarda la simulazione funzionale
Kool
Sto usando uno FPGA Spartan 3 bordo e mi hanno problemi nel Post Place n Route simulazione utilizzando Xilinx ISE 7.1i Modelsim e XE 6.0aI hanno difetti che provoca inutili rifiuti uscite finalmente uscita la prima regola.Non solo nei grandi disegni (io sono la progettazione di un IP core DSP proc.) Se i istanziare una semplice registrazione, il posto PNR risultati della simulazione mostra difetti.
Di seguito è riportato il codice e testbench per un semplice registro 8bit.
»calendario 1ns / 1PS
alto modulo (in clk, reset, ENB, out);
input [7:0] in;
input clk;
ingresso di reset, ENB;
output [7:0] out;
reg [7:0] out;
sempre @ (posedge clk)
iniziare
if (reset)
out <= 8'b0;
else if (ENB)
out <= in;
altro
out <= out;
fineendmodule
modulo test_top_v;
/ / Ingressi
reg [7:0] in;
reg clk;
reg reset, ENB;
/ / Outputs
filo [7:0] out;
/ / Istanzia l'unità sottoposta a prova (UUT)
top UUT (
. in (a),
. clk (clk),
. azzeramento (reset),
. ENB (ENB),
. out (uscita)
);
# 25 sempre clk clk = ~;
iniziale iniziare
/ / Initialize Ingressi
a = 0;
clk = 0;
ENB = 0;
reset = 1;
/ / Attesa di 100 ns globale reset per terminare
# 100;
# 50 di reset = 0;
/ /
Aggiunge stimolo qui
# 50 ENB = 1;
a = 8'b00000001;
# 50 ENB = 0;
# 180 ENB = 1;
a = 8'b11111111;
# 50 ENB = 0;
# 100 $ stop;
fineendmodule
Ottenere in uscita quando il glitches' in 'valori cambia da 8'h1 a 8'hFF.
Plz qualcuno può darmi qualche consiglio su come aggirare tutti questi problemi e tutti i link / riferimenti a un design robusto e perfetto.Mi sembra di avere l'idea che la codifica FPGA per la realizzazione è piuttosto una diversa ballgame per quanto riguarda la simulazione funzionale
Kool