confuso dal luogo Post & simulazione percorso

[mhytr]

Il seguente è il statemachine nel mio disegno:
inizializzare-> A1-> A2-> a3-> A1-> A2-> a3-> A1 .............
Lo stato è settata a "initilize" e si suppone per passare alla "A1" l'orologio prossimo posedge. Nella simulazione comportamentale funziona così, ma nel post-traduzione di simulazione attende per 2 cicli (in questi 2 cicli stato è "inizializzare") e poi cambiare per la "A1" e si aspetta per 3 cicli in post-luogo e la simulazione del percorso.
Se la macchina statale funziona bene, tranne alcuni cicli di ritardo nella "inizializzare" Stato, voglio davvero sapere il motivo di questi cicli di ritardo.
Grazie!

 

[WA]

Il mio primo pensiero potrebbe essere, che durante l'inizializzazione, la condizione non è in A1.

se in A2, ad esempio, il tempo è necessario per completare la sequenza per arrivare a a1.

poiché io vedo solo 3 le condizioni, a1 - a3 e ripetere ..., il ritardo durante l'inizializzazione potrebbe essere perché potreste avere più condizioni.cioè A1 e A3 potrebbe = 1.
In questo caso ci vorrà più tempo per ripristinare tutte le condizioni.

Mi auguro che questa spiegazione è chiara.Se non cercherò di essere più chiaro se richiesto, o un altro membro del genere potrebbe spiegare ulteriormente.

Hope this helps,
wa

 

[mhytr]

Lo stato rimane a "inizializzare" nei 3 cycles.I ritardo che il ciclo di ritardo ha sth a che fare con il "GSR" il segnale del dispositivo Xilinx (definita in glbl.v), ma non riesco ancora a spiegare perché.
Sembra che la macchina dello Stato non funziona fino a quando "glbl / GSR" variazioni di segnale 1-0. Vale a dire, al negedge di "reset_n" lo stato è impostato su "inizializza" e in non è cambiato con l'avvento di clock posedge, perché il "GSR" segnale è ancora "1". Dopo la "GSR" variazioni di segnale a "0", il sistema è in grado di acknoledge il SATE è "inizializzare" e lo stato di cominciare a cambiare come previsto con la venuta di clock posedge.

 

[omid219]

Penso che hanno ignorato il ritardo di ingresso nel proprio banco di prova.Il P & R netlist viene con le informazioni di temporizzazione.e si deve cambiare gli ingressi con considerazione il tempo di installazione.

 

[bibo1978]

Di solito, nella fase di post par un ciclo globale del reset di 100 ns viene inserito nel modello post PAR check it out "ROC"

 

[Tongson]

controllare il codice, se A1 ----> a3 sequenzialmente ciclo per ciclo, è forse mancata corrispondenza di simulazione del comportamento del P & R netlist.Tenta di modificare il ritardo nella simulazione comportamentale.Buona fortuna!