condizioni PVT o decidere i casi d'angolo

[mvvijay78]

Salve,
Nel flusso di ASIC digitale della biblioteca della fonderia di solito è chracterised per i peggiori e migliori conditions.When stiamo facendo l'analisi di temporizzazione quali sono tutti i casi d'angolo (condizioni PVT) per analizzare for.Also cosa possiamo fare se vogliamo fare tempi per l'analisi di un caso d'angolo al di fuori del meglio e il peggio caso che è stato charterised in biblioteca?
Saluti
Vicky

 

[tavidu]

si dovrebbe fare on-chip-Analisi tempi variazione

 

[haosg]

è possibile creare una nuova condizione di funzionamento e impostare il sottomodulo.
in tal modo siamo in grado di fare analisi accurate timing.

 

[Daniel @ 2004]

solo per la vostra inferenza.
a volte è possibile scalare il valore tempi per ottenere un modello di massima.

 

[haosg]

avete bisogno di scoprire il fattore k documento forma biblioteca,
per esempio k_v = -2,0.
poi cerate uno slow_new nuova condizione di funzionamento (processo di 1.0, temp 125, tensione 0.

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Fresco" border="0" />

nel file. lib.
e k_v modificato * e -2,0 in. lib file e wirte un nuovo file. db.

in PT, slow_new set_operating_condition oggetto A_inst.

report_timing.per segmenti di percorso all'interno A_inst, PT avrebbe calcolato in tempi slow_new.

Ora solo PT sostegno, DC non suport, è possibile calcolare il totale dei fattori K e set_timing_derate in DC, ma solo ritardo è influenzato dal fattore, la transizione e la tempistica fanno gli altri non sono stati colpiti.
Ora sto di trovare anche una soluzione.