comparatore con isteresi

[sarabjeet]

Vorrei sapere come fare per la progettazione di confronto con isteresi (cioè le fasi da seguire dato un spec).
Considerando che si tratta di un comparatore con amplificatore diff con pfets come carico diodo e con loro due pfets dare un feedback positivo.Vediamo isteresi quando W / L di pfets fornire feedback positivi è maggiore di W / L di pfets come carico di diodi.

Quali passi da seguire da una specifica?Come selezionare polarizzazione I, dispositivo di input W / L, carico di W / L, ecc

Data la dimensione della finestra di isteresi (ad esempio 100 mV), come selezionare razione di W / L di pfets feedback ve a W / L di pfets carico del diodo.

Grazie

 

[pfd001]

u può trovare ciò che u vogliono sapere nel libro di Allen

 

[windmillkity]

Disegno di confronto nel libro di Allen
Ci dispiace, ma è necessario il login per visitare questo allegato

 

[sarabjeet]

Grazie windmillkity.

Ma quello che sto cercando è:

Dato che ho bisogno di isteresi finestra diciamo 100mV (V_TRIPp cioè - V_TRIPm).
poi come per selezionare la quantità di feedback positivi è necessaria (per l'amplificatore diff con i commenti di feedback interne con pfets accoppiati).

Questo non è discusso nel libro di Allen.Libro dice solo che questo circuito è l'isteresi e isteresi per questo che è necessario.

In altre parole per questo circuito che è la dipendenza di Ibias, GM (diodo di carico), GM (pfets feedback), etc sui punti di TRIP?

Sarab

 

[RFIC]

Penso che Jacob.Libro di Baker è molto buono:

CMOS: Circuit Design, Layout e simulazione, 1st Edition

 

[ambreesh]

Hi Sarab,

Sono certo che avete una attraverso la comprensione del circuito.
Non sarei dare risposta diretta a te, ma sarebbe solo il punto alla direzione.
Provare a analizzare il circuito come un triger Schmitt (senza opamp).
Il rapporto MOS avrebbe deciso il punto di intervento.
Hope it helps

 

[manissri]

U può fare l'analisi di alcuni trial è che aumentare la larghezza postive feedback e vedere a quale WUR ricevendo hysterisys ur ..
u la prima volta tutte le dimensioni transistor stesso

 

[sunjiao3]

Ciao, sarabjeet.Ho simulato e lo studio della struttura in P. Allen 's libro.Per quanto riguarda la tua domanda.la larghezza della finestra di isteresi è determinata principalmente da 3 fattori.(1) il W / L di coppie di transistor di ingresso (2) il valore della coda corrente (3) il fattore di feedback positivo, nel libro di Allen si rappresenta come (W / L) 6 / (W / L) 3,
Si può andare avanti per dedurre le equazioni di cui il libro per ottenere ciò che si desidera.
Best wishes!

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