Come verificare SigmaDelta desgin in Sintetizzatore

[youyang]

Ciao a tutti, ho un MASH111 digitale SDM codifica in Verilog. Ora sono confuso su come verificare se la progettazione SDM è giusto o no. Voglio dire l'ingresso (sia intero e parti frazione) ha modelli possibili così tanti che non riesco a verificare la sua funzione exhausively. Se qualcuno ha la metodologia su di esso? Pensa

 

[fcfusion]

È possibile se se il bitstream in uscita rappresenta il segnale di ingresso corretta. Per fare questo è sufficiente e sommatore e un registro per implementare un semplice accumulatore. Supponendo che si sta utilizzando una quantizzazione a 1 bit, tutto ciò che dovete fare è qualcosa lke questo: reg [15:0] accumulatore; if (reset) accumulatore = 0; else begin if (quantizer_output == 1) accumulatore accumulatore = 1 , altrimenti accumulatore accumulatore = -1; L'accumulatore funziona come un filtro molto semplice passa-basso. Se si applica un segnale sinusoidale in ingresso, uscita dell'accumulatore sarà una sinusoide pure. Questo è il mio modo di fare e funziona molto bene per me. Questo metodo non funziona con onde quadre o triangolari, solo onde sinusoidali. Speranza ha aiutato