come usare analogico Env.

[nijMcnij]

ciao tutti,

qualcuno può dirmi come utilizzare cadenza analogico ambiente (fantasma) per simulare il segnale miscelato modelli descritti in verilogA.

molte grazie

 

[eng_Semi]

Se ur progettazione ha più di un punto di vista (schema, av_extracted, veriloga, ecc ...) l'uso di configurazione vista (gerarchia a cura di) per scegliere quale visualizzare per simulare con.Poi simulare come al solito.

 

[safwatonline]

eng_Semi ha scritto:

Se ur progettazione ha più di un punto di vista (schema, av_extracted, veriloga, ecc ...) l'uso di configurazione vista (gerarchia a cura di) per scegliere quale visualizzare per simulare con.
Poi simulare come al solito.

 

[yaxazaa]

Dopo verilogA modificare il file, genera un simbolo.Un'istanza in vista di un altro schema.Dopo questo, sarà lo stesso di altri simulazione in analogico Artista.

 

[Hughes]

È possibile simulare la verilogA dal modo come yaxazaa menzionato.Se si dispone di più punti di vista per la stessa cella, si può usare "passare vista elenco" al fine di scegliere quale utilizzare.Impostare la "vista passare" nella sezione "Impostare envirionment" forma.Per utilizzare veriloga vista, veriloga prima di mettere altri punti di vista (per
esempio schematico vista).

 

[nijMcnij]

ringrazio tutti per i vostri utili commenti,

Sto cercando di simulare il comportamento di un sistema di carica redisrtibution SAR ADC, ho creato i moduli per il confronto, condensatori, interruttori e logica di controllo in verilogA, e poi ho creato i simboli come sottolineato nei commenti, ciò che rimane ora è per collegare l'intero sistema in un unico schema e quindi eseguire la simulazione .... questo è ciò che non l'ho ancora.

1-Come aggiungere un peccato fonte d'onda con una specifica frequenza e ampiezza? ... So di questa funzione vsource (), ma posso aggiungere vsource o vsin dalla biblioteca manager?

2-Come faccio a impostare la simulazione ac (ac, dc, transitori, o ciò che hanno u) ... Posso utilizzare l'ambiente analogico e fai clic su analisi scegliere ---> dc?

3-Come faccio a rilevare i risultati e vedere le forme d'onda?

molte grazie

 

[Hughes]

Supponiamo che si desidera simulare il tuo SAR ADC a livello di transistor.È possibile creare lo schema per il confronto opinioni, interruttori e altre parti.Potete anche creare il simbolo di queste opinioni sub-circuiti.È possibile creare la cima più schematico vista della RAS ADC (il nome SARADC), utilizzando il simbolo di confronto di opinioni, switchs e in altre parti.Poi si aggiunge vsin, vpwl, vpulse (da analogLib) per SARADC / schemetic.Quindi, è possibile simulare il disegno utilizzando il ADE.

Simulazione con verilogA è come caso di cui sopra.È possibile creare il veriloga vista del confronto.Se il simbolo di vista non esiste, ti verrà richiesto di crearne uno.È possibile modificare il simbolo.È possibile creare veriloga punti di vista e opinioni simbolo di condensatori, interruttori, e in altre parti nello stesso modo.La cima più schematico vista della RAS ADC può essere lo stesso con il caso di cui sopra, perché in una gerarchia di progettazione, che utilizza di solito simbolo opinioni piuttosto che schema per chiamare sub-circuiti.Pertanto, la procedura di simulazione è lo stesso.È possibile aggiungere vsin, vpulse, vpwl casi in cima più schematica.Poi si utilizza ADE per la simulazione della progettazione di forme d'onda aggiungere vista come in pieno esempio schematico.L'unica differenza è che si dovrebbe mettere "veriloga" prima di "schema" del "passaggio vista elenco" eventuali sub-circuito ha una visione schematica e un veriloga punto di vista.