Come segnalare i ritardi dovuti al carico esterno in Design Compiler?

[Z80]

Voglio sapere la quantità di ritardo, che contribuisce con una produzione ad un ritardo nel percorso Synopsys DC e non so come.Please help.

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triste" border="0" />

 

[tavidu]

I dont know what's
your significato.
Vuoi sapere l'output PAD ritardo quando carico cambiamenti?Se lo è, è possibile utilizzare report_timing, report_delay_calculation.

 

[Z80]

Essendo un novizio di Design Compiler e ASIC design in generale, forse non mi capitano la terminologia corretta.Quello che voglio dire è ...Ho definito un carico: set_load 40 [all_outputs]
Non riesco a migliorare le molle, non importa quello che faccio, e penso che sia dovuto al carico.
Io non
sono di buona a generare relazioni, e questo è il motivo per cui ho posto la domanda.

 

[tavidu]

40pf è troppo grande.
è necessario conoscere la capacità di inserire il tuo chip uscita unità.

 

[sxqzj]

generalmente la si è impostato il carico di 10 è sufficiente!

 

[linuxluo]

salve,
Per quanto mi ricordo, è possibile utilizzare report_delay_calculation.o report_timing-reti.

 

[Ala]

0.18um selezionare il 15pf
0.25um selezionare il 25pf
0.35um selezionare il 45pf