Come Scrivere Verilog per la selezione di una parte del bus

[jfzhan]

Cari tutti,

Ci sono un bus [0:100], B [0:15], e la lunghezza del registro [3:0].
La lunghezza del registro può essere impostato dall'utente.
Se la lunghezza = 0, il B [0:15] = A [0:15],
Se la lunghezza = 1, il B [0:15] = A [1:16],
Se la lunghezza = 2, il B [0:15] = A [2:17],
Se la lunghezza = 3, il B [0:15] = A [3:18], e così via.

posso scrivere come questo,
assegnare s_point = lunghezza;
assegnare e_point = lunghezza 15;
assegnare B [0:15] = A [s_point: e_point];

Il metodo migliore è il seguente metodo?

sempre @ (lunghezza o una) iniziano
caso (lunghezza)
0: B [0:15] = A [0:15];
1: B [0:15] = A [1:15];
2: B [0:15] = A [2:15];
...
15: B [0:15] = A [15:30];
endcase
fine

Non c'è alcun buon metodo per scrivere?

Grazie!

 

[feel_on_on]

no, u commette un errore!

 

[aji_vlsi]

Salve,
Verilog non in pianura.Ma in SystemVerilog, si può fare:

Codice:assegnare B [0:15] = A [s_point : 15];

 

[jfzhan]

Mi dispiace!Voglio solo sapere come scrivere in Verilog!

 

[BrownBear]

Credo che il modo migliore è

sempre @ (lunghezza o una) iniziano
caso (lunghezza)
0: B [0:15] = A [0:15];
1: B [0:15] = A [1:15];
2: B [0:15] = A [2:15];
...
15: B [0:15] = A [15:30];
endcase
fine

 

[jfzhan]

sì.Credo che solo il secondo metodo è un buon metodo.