come scrivere script dc su questo?

[stormwolf]

Un design ASIC utilizzare un PLL creare due clock, allora ci sono tre clock:
1.clkin ----- ingresso del clock PLL 20M
2.clkout1 ----- uscita PLL clock1 12M
3, clkout2 ---- uscita PLL clock2 100M
Come scrivere la sceneggiatura per il design?O qualche introdurre a questo proposito.
THX!

 

[eternal_nan]

Stormwolf,

La tua domanda è un po 'vaga per cui è difficile rispondere correttamente.Se siete
chiedendo come specificare gli orologi nello script di sintesi, si
facciamo così:

create_clocks-clkin nome di periodo di 50 [get_ports <nome refclk chip input>]
create_clocks-name clkout1 periodo di 83,3 [get_pins percorso <hierarchical a PLL clkout1 output>]
create_clocks-name clkout2 periodo di 10 [get_pins percorso <hierarchical a PLL clkout2 output>]

Probabilmente vorrete a set_false_path tra tutti questi domini di clock, ma che dipende dalla vostra progettazione.

Per ulteriori informazioni, si prega di fornire una descrizione più dettagliata del problema.

 

[sandusty]

Normalmente, ho tamponato la outs clock da PLL, e quindi specificare orologi, dopo tali buffer.Ho appena cablati il PLL, ma non prendere PLL in sintesi.