come scrivere il codice in seguito Verilog VHDL

[tarkyss]

b = a 1'b1 ();
a è una costante definita con 'definire
b è std_logic_vector
per esempio
a = 4
allora
b = 1111

 

[Samer El-Saadany]

Credo che questo dovrebbe funzionare se uno è una costante predefinito in un pacchetto o qualcosa del genere

segnale b: std_logic_vector (A-1 downto 0);

for i in 0 a-1 loop
b (i) <= '1 ';
end loop;Spero che aiuterebbe ;-)

 

[vomitare]

Come accennato in precedenza, è necessario utilizzare la costante a nella definizione di b:

segnale b: std_logic_vector (A-1 downto 0);

Allora non c'è più bisogno di usare uno, si può semplicemente scrivere:

b <= (others => '1 ');

Se vuoi "aggregazione", in ogni VHDL buon tutorial.

 

[presto]

o semplicemente

segnale b: std_logic_vector (A-1 downto 0): = (others => '1 ');