D
Danielye
Guest
Il seguente è l'architettura del PLL
Ingresso di riferimento -> PP1S motore da ricevitore GPS:
il momento accuracy500ns
Fase Detector -> JK-FlipFlop PD o di altro tipo da FPGA
Loop della larghezza di banda del filtro -> banda stretta filtro digitale, la larghezza di banda è Tunable,
DAC -> Con FPGA Δ δ-DAC, modalità PWM
VCO -> In alto stabile OCXO 10MHz
Le domande sono le seguenti,
1.ciò che è migliore rispetto frequenza?1Hz o 2kHz
2.che tipo di rivelatore di fase è meglio in questo caso?
3.Come posso garantire che la produzione PP1S (da OCXO uscita Divisi da 10M) è allineato con le coordinate GPS PP1S da quando il PLL è bloccato.In altre parole, il costante fase di errore è pari a zero.È determinata dal PD rivelatore o la fine del ciclo filtro?
Ingresso di riferimento -> PP1S motore da ricevitore GPS:
il momento accuracy500ns
Fase Detector -> JK-FlipFlop PD o di altro tipo da FPGA
Loop della larghezza di banda del filtro -> banda stretta filtro digitale, la larghezza di banda è Tunable,
DAC -> Con FPGA Δ δ-DAC, modalità PWM
VCO -> In alto stabile OCXO 10MHz
Le domande sono le seguenti,
1.ciò che è migliore rispetto frequenza?1Hz o 2kHz
2.che tipo di rivelatore di fase è meglio in questo caso?
3.Come posso garantire che la produzione PP1S (da OCXO uscita Divisi da 10M) è allineato con le coordinate GPS PP1S da quando il PLL è bloccato.In altre parole, il costante fase di errore è pari a zero.È determinata dal PD rivelatore o la fine del ciclo filtro?