Come progettare il circuito di moltiplicazione orologio?

S

sora5563

Guest
<img src="http://images.elektroda.net/72_1178343052.jpg" border="0" alt="How to design the circuit of clock multiplication?" title="Come progettare il circuito di moltiplicazione orologio?"/>Qualsiasi organismo può contribuire a fornire il circuito che può effettuare
la forma d'onda, come mostrato nella figura sopra.
E 'la moltiplicazione orologio!

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

[/ img]

 
salve,
Mi vuole anche sapere di cui sopra .. circuito tranne DLL / PLL .....

Saluti

 
sora5563 ha scritto:

<img src="http://images.elektroda.net/72_1178343052.jpg" border="0" alt="How to design the circuit of clock multiplication?" title="Come progettare il circuito di moltiplicazione orologio?"/>

Qualsiasi organismo può contribuire a fornire il circuito che può effettuare

la forma d'onda, come mostrato nella figura sopra.

E 'la moltiplicazione orologio!
<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" /> [/ img]
 
diagramma temporale sequenza.
Denota Tnot ritardo da parte, non porta
Txor denota Nade ritardo dalla porta XOR
Ci dispiace, ma è necessario il login per visitare questo allegato

 
La ringrazio molto!

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />
 
le opere di cui sopra, ma per obtaain duty cycle 50% non è facile.E 'anche indicato nella figura.
Tuttavia simulazioni funzionali sono belle

 
Hi Wice,
Penso che questo circuito non darà duty cycle 50% .... il suo ciclo di lavoro dipenderà ritardo di propagazione del F / F, i ritardi di XOR e non cancelli ....
Se si verificano ogni circuito che darà duty cycle 50% quindi post che uno ....
Grazie in anticipo ..
Saluti

 
Salve,

Si potrebbe XOR cancelli a fare lo stesso a condizione che si dovrebbe avere spostato la versione di I / clk P?Questo CKT sarà pura combinatoria.

uno I / P di XOR è clk diretta
I altri / P è T / 4 la versione spostato di clk.
In questo modo è possibile generare moltiplica per due clk.Questo è quasi il 50% duty cycle.
Ma è necessario utilizzare cellule speciali, se si vuole fare questo in SOC (ritardo dovrebbe PVT invarianti o dovrebbe essere un impatto meno) ...

Thanks & Regards
yln

 
Hi Yln2k2,
come stai dicendo la sua stessa come DLL .... In DLL anche la sua volontà moltiplicare la frequenza utilizzando spostando il clk ....o qualcosa di diverso ....

E si deve conoscere che cosa è la frequenza im intenzione di utilizzare per ottenere spostato T / 4 .....

Saluti

 
uditkumar1983 ha scritto:

Hi Wice,

Penso che questo circuito non darà duty cycle 50% .... il suo ciclo di lavoro dipenderà ritardo di propagazione del F / F, i ritardi di XOR e non cancelli ....

Se si verificano ogni circuito che darà duty cycle 50% quindi post che uno ....

Grazie in anticipo ..

Saluti
 
Hi Wice,
come penso duty cycle 50%, non verrà (perché dopo moltiplicato per 2, quando si farà ancora una volta muliplied da 2 che i tempi di ingresso non è 50%), prova una volta urself con forme d'onda e se il suo possibile quindi si prega di upload qui. ...

Saluti

 
Salve,

design dont qualsiasi dell'orologio si moltiplicano circutes con il cells.since digitale il duty cycle varia in funzione del carico e la cellula non si può pretendere un orologio stabile da un ciclo di lavoro digitale circute.instred di che si può andare per l'analogico PLL / (phase locked loop) che genrate l'orologio che è più stabile del clock dato con il ciclo obbligatorio dovere (quasi stabile in tutte le condizioni).

saluti,
ramesh.s

 
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