COME Per correggere questo errore

[Simu]

salve,
Ho scritto i codici di un algoritmo di divisione modulare e ricevo il seguente errore.Dato che sono un principiante in Verilog, sono in grado di correggere il mio errore.Inoltre devo correggere il codice il più presto possibile.
nessuno può aiutarmi?

Errore
Loop è iterata 64 volte.L'uso "set-XX loop_iteration_limit" per scorrere più.

Anche io ho attaccato il mio algoritmo e il suo codice con questo ...

 

[FVM]

Ciao,

da report di errore che vedo, che questo è fondamentalmente lo stesso problema che abbiamo discusso una settimana fa: Utilizzo di un ciclo iterativo, senza la chiusura incondizionata.Per questo motivo, il codice non può essere simulato o sintetizzati.

Prima di guardare nel codice, prima di tutto voglio ripetere la mia recente interrogazione: Possiamo avere una breve descrizione dell'algoritmo o un punto di riferimento della letteratura?

Saluti,
Frank

PS: Potete abbandonare uno dei thread ridondanti?

 

[echo47]

Wow, tutto quello che il codice in un 'affermazione iniziale'?

Prova a mettere $ display () dichiarazioni in 'while' loop in modo da poter vedere ciò che sta accadendo e di identificare i bug.Qualcosa di simile a questa:
$ display ( "R =", r, "a =", uno, "b =", b, "s =", s, "L =", l, "p =", p);

Io vedo problemi di traduzione nelle varie lingue, quali:
"if (l> = 0)" sarà sempre vero, perché 'l' non è firmato.
"p = p-" probabilmente fare cose cattive, perché p è senza segno.

 

[FVM]

Il problema è stato firmato aritmetica già detto, sostanzialmente Verilog assume tipo unsigned per reg e reti a meno che non sia esplicitamente firmato parola data.Inoltre non vedo l'equivalenza di algoritmo mostrato e codice Verilog.
Ad esempio: expresion boolean uno ≡ 0 (mod 2) è diverso da (a <<2 == 0 <<2).

Io inoltre non può vedere facilmente, che l'iterazione l'algoritmo utilizzato è finita, anche se ritengo questo è il caso, la causa del problema è noto per essere risolvibili.Il problema è, se è adatto anche per una piena attuazione in parallelo, ma potrebbe essere possibile, almeno per un wordlength di piccole dimensioni.

Implementazioni simili di divisione modulare, ho trovato descritto in letteratura (non ho visto il codice HDL ancora, altrimenti mi avrebbe mostrato qui) sono generalmente operano seriale.
come esempio: http://www.dice.ucl.ac.be/crypto/files/publications/pdf194.pdf

Saluti,
Frank