Come NCverilog speedup

[rlogin]

Cari tutti,

Sto usando NC-Verilog per simulare il nostro progetto (circa 3M gate).
Per quasi funzione di modelli, ma solo uno stimolo pochi sono cambiati.
anche quando la fase ncvlog, I Biblioteca separati, e porta in alto
bench (include stimolo), ncelab costi ancora molto tempo.

Qualcuno può dirmi un modo per velocizzare la mia simulazione wth mia
caso.

Grazie

 

[JesseKing]

Sinulation livello Gate è sempre un'operazione che richiede tempo, è possibile utilizzare un controllo formale methedology STA per superare questo problema.
Ma alcuni ragazzi sono più familiarità con la simulazione dinamica e non hanno fiducia STA.

 

[rlogin]

La ringrazio per la risposta.

In realtà, proprio come lei ha detto, ora stiamo usando controllo formale (LEC) STA.
Ma la simulazione porta ancora necessari in alcuni casi.
(simulazione RTL è la stessa domanda)

Qui voglio solo sapere è lì alcuni suggerimenti per NCverilog aumento di velocità.
Ho provato accesso-notimingcheck, etc, funziona davvero, ma l'ansia
è un tempo troppo lungo di elaborazione non ncsim.

 

[chandhramohan]

Salve,
Ncverilog utilizzare l'opzione di riga di comando, la sua 3 step di un processo (non di compilazione, elaborazione e simulazione).notimingchecks accelera il processo di simulazione, ma al momento dei controlli di costo violazione che è veramente necessario in una simulazione di livello cancello.
È possibile eliminare la generazione di default dei file di log utilizzando nolog come opzione, è possibile migliorare la velocità di simulazione.
Di controllare anche la precisione il tempo ur in tempi », se il progetto ur funziona a velocità molto elevate per poi andare ad alta precisione, altro saggio andare per uno inferiore. Questo fa davvero una grande differenza in termini di velocità e prestazioni simulaion.

Hope U got some info ......