Come modificare il parametro di default CLKDV_DIVIDE

[deebar]

Ciao, tutti:
Sto utilizzando Xinlinx Spartan II FPGA (XC2S50) per il mio design.The progettazione del flusso è XST Verilog.To ottenere un 1 / 16 della frequenza del clock principale, usare la DLL, ma la DLL predefinito
del divario rapporto è pari a 2,0, così come per modificare il parametro CLKDV_DIVIDE?Io uso il codice come segue:defparam dll_ins.CLKDV_DIVIDE = 16,0;Ma l'ISE 4.2I dà l'errore come segue:ERRORE: Xst: 1076 - dlldv.v Linea 20.Identificatore 'CLKDV_DIVIDE' non dichiarate1 errore di compilazioneCan anyone help me?

 

[maestor]

Hi deebar,

Io di solito impostare il parametro in CLKDV_DIVIDE UCF.Immagino che lei sa che cosa è e come assegnare il file sul tuo UCF design con XST.Se non mi conosci.
Comunque questo è quello che faccio e funziona:

Nel vostro VHDL (per esempio) hai un DLL:

ibufg_clk_in: ibufg porta mappa (i => clk_in, o => clk_in_i);
- DLL di clock deve essere guidato da un IBUFG.

i_clkdll: clkdll porta mappa
(
clkin => clk_in_i,
clkfb => clk_out_i,
rst => disabili,
clkdv => clk_dv,
clk0 => clk_out_d
);

bufg_clk_out: bufg porta mappa (i => clk_out_d, o => clk_out_i);E nel vostro UCF avete:

INST "i_clkdll" CLKDV_DIVIDE = 16;

I hope it helps.

Maestor