Come migliorare la stabilità bias in layout?

[twolevel2002]

Cari tutti:

Se ho già finito il mio progetto per fornire una tensione di bias di riferimento stabile per NMOS e PMOS, ma voglio mettere un po 'di condensatori MOS tra VDD e PMOS bias o tra pregiudizi NMOS e GND nel layout.

Non so se questo modo le opere, e non ho idea se questo modo farà ciò che danno le prestazioni?

Qualsiasi suggerimento utile per me è il benvenuto.

TKS

 

[jiangwp]

Forse la corrente di polarizzazione per cicuit altro è meglio di tensione.

In particolare la corrente di polarizzazione è la migliore per il bias a lunga distanza su un chip di sistema.

Il condensatore di bypass di VDD e VSS è molto importante in bias.Ma u necessario selezionare un valore giusto, perché il lavoro come un filtro.se il suo valore è giusto, non danneggiare le prestazioni del circuito.

 

[rongli]

il condensatore può filtrare il condensatore ad alta frequenza noize.small può anche veloce azione transitoria del carico.

 

[chihyang wang]

Credo che funzionerà.
Ma bisogna assicurarsi che il PMOS e NMOS accendere
Oltre devi controllare se il tappo inserito introdurre un altro ciclo

 

[wee_liang]

Non prendere atto di come collegare il MOS-caps.Se la tensione in tutta la caps è più piccolo di Vt, si consiglia di mettere il MOS-caps in modalità di accumulo, invece di ottenere un fF/um2 migliore.

 

[chinito]

di solito i cappucci di disaccoppiamento per le forniture di chip sono fuori, non capisco per quale motivo si desidera layout questi tappi su IC.

 

[alanbrooke]

Dalla mia esperienza, credo che si potrebbe metterli in voi chip come più possibile.

 

[nickooeda]

structer decidere funzione, non hanno bisogno di un solo punto esatto dell'operazione, solo per structer bene del circuito di bias.

 

[jordan76]

chinito ha scritto:

di solito i cappucci di disaccoppiamento per le forniture di chip sono fuori, non capisco per quale motivo si desidera layout tali limiti su IC.

 

[Colbhaidh]

Dovrebbe essere abbastanza buono da solo aggiungere un paio di transistor PMOS con S, D, ben legata alla fornitura e porta legato come condensatore.Stesso per un paio di tarnsistor NMOS S, D, alla rinfusa legato al cancello GND legato alla linea.Questo è molto comune nei layout Gap Band.

 

[purefen]

Ciao tutti:
Che per categoria ocuppy questo circuito di bias è un'altra questione.La lunghezza del MOS dipende blocchi appication ur.

 

[j2005]

Stabilità non dovrebbe essere un problema, ma ti uccidere efficacemente PSRR del circuito.