Come limitare design con clock generato.

[taisun9]

Ho implementato un divisore di clock e un controller, come mostra la figura.
L'unità di elaborazione del blocco di controllo viene visualizzato nella parte destra.
Il divisore di clock in grado di produrre lenti con preiod di 1,2,4,8 ...i tempi del clock veloce.
Il problema è che non so come limitare gli orologi in mio progetto con il Design Compiler.
Ho provato:
(1) creazione di clock a solo un'ora veloce, la velocità di sintesi è piuttosto lento.
(2) creare orologio clock veloce e un orologio generato orologio lento.
(3) creare l'orologio presso la I due porte I / O del controllore.
La maggior parte Methos ho usato risultato in termini di velocità molto lenta durante la sintesi, tranne la 3 () uno.
Che non provengono da "Multiple Clock Domini" (lento e veloce clock)?
(Penso che DC cerca di controllare e risolvere i tempi tra quelli DFFs siglato da due orologi diversi)
Non so che si può correttamente vincolare il progetto durante la sintesi.
Ho anche cercato di usare create_generated_clock ma non posso correttamente indentify latenza un'ora dalla sorgente "clock veloce" in quanto il singolo "fast_clk" passa percorsi diversi, quando divisore produce orologi diversi.
Ho anche cercato molti documenti su orologi generato, ma la maggior parte di loro sono semplici generato circa un'ora, vale a dire, diviso per una costante.
Vi preghiamo gentilmente di aiuto!Grazie mille!

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[wkong_zhu]

Nel mio caso, se non si cura i sentieri tra i 2 orologi diversi, è possibile definire come 2 orologi indipendenti e il percorso set_flase tra di loro.Ho fatto un lavoro come questo.
Ma se i requisiti di tempo necessario tra i 2 domini di clock, si può utilizzare generato orologio.selezionare un numero divisore in grado di soddisfare tutti i requisiti di temporizzazione, deve essere fatta caso per caso.

 

[taisun9]

wkong_zhu ha scritto:

Nel mio caso, se non si cura i sentieri tra i 2 orologi diversi, è possibile definire come 2 orologi indipendenti e il percorso set_flase tra di loro.
Ho fatto un lavoro come questo.

Ma se i requisiti di tempo necessario tra i 2 domini di clock, si può utilizzare generato orologio.
selezionare un numero divisore in grado di soddisfare tutti i requisiti di temporizzazione, deve essere fatta caso per caso.

 

[yaseen1]

Come per la conoscenza non abbiamo mai Vincolo qualsiasi disegno o modello con orologio Generated

 

[taisun9]

yaseen1 ha scritto:

Come per la conoscenza non abbiamo mai Vincolo qualsiasi disegno o modello con orologio Generated

 

[spauls]

Ciao Taisun,

È possibile limitare con orologi Generated è completamente sicuro.
Per conoscere la latenza del master clock, verrà automaticamente perculate di livello inferiore,
Il resto si può limitare con opzione set_max_delay.
Devi impostare un percorso multi ciclo di clock tra lente e veloci.