Come faccio a trovare tutte le negedge trigged flip-flop.

[wkong_zhu]

Come posso trovare tutte le negedge trigged flip-flop in tutta la progettazione.

Posso utilizzare Synopsys per raggiungerlo?
O altri strumenti?

 

[cedance]

In verità io couldnt capire questione ur ..u u medio per trovare tutti neg.flipflops bordo innescato da un codice sorgente?o da un circuito di sintesi?o cosa?Sono i atleast vicino questione ur?

/ Am

 

[tukken]

si potrebbe trovare in codice rtl o netlist

 

[diablo1222]

Sì, è possibile utilizzare il compilatore di progettazione.Dopo aver letto la designazione e la mappa, è possibile generare il report.

 

[wkong_zhu]

Voglio dire che, il codice RTL non è scritto da me, ma farò di sintesi, P & R, voglio impostare constrants tempi su di esso, in particolare l'orologio negedge flip-flop creare problemi, voglio trovare tutti, quindi effettuare l'analisi .

 

[logicdrag]

Non dipende da strumenti EDA!
è possibile scrivere uno script per controllare questo problema.

 

[eziggurat]

Ho pensato che fosse una cattiva pratica da usare margine negativo innescato flip-flop in un disegno.

 

[pandora]

tukken ha scritto:

si potrebbe trovare in codice rtl o netlist

 

[spauls]

DC metterà in invertitore di clock per neg bordo F / F

 

[niuniu]

solo noi 'grep' di multare il dff neg in netlist Verilog.