Come eseguire un modello VHDL con ingresso file diverso ogni volta

[bzaki]

Ciao,

Io sono uno di fronte a un problema con i file di input in VHDL ModelSim utilizzando.Ho testbench che utilizzano un modello comune.E per ogni testbench voglio che questo modello di utilizzare un determinato file di input.

La soluzione che ho a questo problema è quello di fare una scheda per ogni banco di prova e la forza del segnale che portano il percorso per il percorso del file che voglio.Ma la spinta all'indietro di questo approccio è che il segnale deve essere di larghezza fissa in modo che tutti i percorsi devono essere utilizzati con la stessa larghezza, che non è pratico.

Qualcuno ha una soluzione più intelligente per questo problema?

Saluti,
Bassem

 

[aji_vlsi]

bzaki ha scritto:

Ciao,Io sono uno di fronte a un problema con i file di input in VHDL ModelSim utilizzando.
Ho testbench che utilizzano un modello comune.
E per ogni testbench voglio che questo modello di utilizzare un determinato file di input.La soluzione che ho a questo problema è quello di fare una scheda per ogni banco di prova e la forza del segnale che portano il percorso per il percorso del file che voglio.
Ma la spinta all'indietro di questo approccio è che il segnale deve essere di larghezza fissa in modo che tutti i percorsi devono essere utilizzati con la stessa larghezza, che non è pratico.Qualcuno ha una soluzione più intelligente per questo problema?Saluti,

Bassem