come convertire (: =), simbolo di VHDL Verilog, la risposta me

[j4y4nth1]

cosa si intende con questo simbolo =), e THA (alias) siganal in VHDL e come convertire questa in Verilog plz help me, E GIV ME risponderemo al più presto POS ............ .............

 

[pini_1]

In Verilog hai il blocco e non-blocking stile di codifica.Per i primi si utilizza = nel processo (di solito combinatoria uno) e per la successiva a <= operatore viene utilizzato.Il viene utilizzato per la descrizione del processo di sincrono.Tutto accade a fronte del clock e non blocca le linee, che sono scritte qui di seguito nel processo.

Si utilizzano le variabili in VHDL per descrivere il blocco.Segnali in un processo di clock si utilizza come non-blocking.

Altri esempi sono:
http://bknpk.no-ip.biz/my_web/MiscellaneousHW/MiscellaneousHW.html