Come comportarsi con l'alta tensione in ingresso di LDO

[godcadence]

5V per 3.3v/1.8V LDO, design con 5V tolleranza 0.18um processo.A causa della 5V
ingresso in tensione,
la tensione tra la fuga e la porta del potere transistor PMOS
può essere superiore a 5V, può causare il transistor ad abbattere,
come devo fare con questa situazione?Qualcuno potrebbe dirmi?

È possibile l'ossido MOS nel processo di 5V tolleranza sostenere la fuga di porta o di tensione di 5V?

 

[Paley]

Se Vgs <= 3.6V, that's OK

 

[godcadence]

La Vgs può essere 5v durante l'avvio, sarà il transistor abbattere?

 

[floatice]

Transistor PMOS si sceglie deve essere 5v tolleranza transistor.Thought il processo è 0.18um, il transistor 5V tolleranza in grado di sostenere la fuga di porta o la fonte di tensione di 5V.

 

[safwatonline]

Penso che se è una cosa transitoria allora che è OK

 

[mark_nctu]

È il processo che ha solo 1.8V desice?

 

[tsai_chin_wei]

è forse aiutare ..
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[Paley]

aumento tre componenti esterni?

 

[ericliu]

Se si considera lo stress di picchi di potenza durante il funzionamento, l'unico modo è quello di scegliere la spessa PMOS gate (il processo di doppia porta).

 

[soddisfare]

Ci sono 5V molti 1.8v/3.3v IP, ma non so
le modalità di progettazione.

 

[okguy]

soddisfare ha scritto:

Ci sono 5V molti 1.8v/3.3v IP, ma non so

le modalità di progettazione.

 

[arghpok]

Sei preoccupato solo per l'integrità pmos?

Si dovrebbe buck quelle 5V fino al desiderio Vout V drop-out.Se non può fare che io non riesco a capire perché si desidera utilizzare un ingresso 5V dal momento che è gonna essere dannoso per il tuo consumo di energia, nonché per la vostra integrità chip.

Utilizzare un DC / DC e / o diminuire la tensione di ingresso.È la cosa più intelligente da fare.

 

[lijianheng]

,18 Cann't MOSFET um stand 5V di tensione, e Vdsat è grande.Provare a utilizzare un altro dispositivo.

 

[okguy]

lijianheng ha scritto:

,18 Cann't MOSFET um stand 5V di tensione, e Vdsat è grande.
Provare a utilizzare un altro dispositivo.

 

[leo_o2]

La Vgs Max e VDG di pass transistor PMOS sarà 5V (tensione di alimentazione).La tensione min gate è 0V.La tensione è 5V (tensione di alimentazione).Se il superamento, la tensione di scarico sarà 3.6V nel vostro caso.Perciò è sicuramente sicuro per i dispositivi 5V TSMC.Aggiunto dopo 9 minuti:Ci dispiace, non appare 5V dispositivo per 0.18um processo TSMC.Tuttavia, penso che il punto debole è Vgs non VDG.Con ben controllato, VDG sarà sotto 3.6V non è un problema per i dispositivi di 3.3V.Di solito questi dispositivi avranno tensione di ripartizione molto più elevati rispetto alla tensione di funzionamento sicuro.Per Vgs, si tratta di un problema.È possibile utilizzare seguace fonte in fase di pre-guida che si pinza la tensione su un Vgs di sopra del suolo.Per essere più conservatore, un mini-clamp come design ESD può essere aggiunto a proteggere la porta di transistor PMOS Pass.