come cancellare il programma di installazione e le violazioni di attesa?

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ls000rhb

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come cancellare il programma di installazione e le violazioni di attesa?
c'è qualche semplice ed efficace metodo?

 
ls000rhb ha scritto:

come cancellare il programma di installazione e le violazioni di attesa?

c'è qualche semplice ed efficace metodo?
 
Se si dispone di un budget fisso di frequenza, la prima opzione è di solito di ripartizionare il vostro progetto, o aumentare lo sforzo di compilazione.Tornando al codice, o addirittura cambiare in una libreria di più sono, dopo le misure.

 
Per le violazioni di installazione fissa è necessario ridurre la frequenza del design el; se risintetizzare la progettazione di nuovo con vincoli di modifica.Per le correzioni di violazioni tenere come sempre, buffer, il posizionamento può aiutarti.

 
in pre-pls layout fissare i tempi di installazione in Synthesys.HOLD tempi sono stati fissati dal back-end durante la fase post-layout.di fissare i tempi di installazione, uso compilazione incrementale in DC e budgeting tempo l'uso e bottom-up compuilation ad alto sforzo di compilazione.questo dà la massima frequenza possibile.Se il tuo progetto non rispetta i tempi, potrebbe essere necessario ri-llok nel tuo RTL e la u può fare un po 'di ottimizzazione a livello di codice per avere qualche momento migliore.altrimenti u have a lavorare a frequenza ridotta

 
grazie molto per everyoue che mi ha dato buoni suggerimenti!

 
È possibile impostare la frequenza più bassa a chiare violazioni di installazione.

Nel P & R, si inserisce CTS a chiare violazioni tenere.

 
beckchm ha scritto:

È possibile impostare la frequenza più bassa a chiare violazioni di installazione.Nel P & R, si inserisce CTS a chiare violazioni tenere.
 
silencer3 ha scritto:

in pre-pls layout fissare i tempi di installazione in Synthesys.
HOLD tempi sono stati fissati dal back-end durante la fase post-layout.
 
l'installazione deve essere verificata e bloccate durante la floorplanning, posizionamento, CTS modificando la latenza orologio e la stiva è considerato durante il CTS inserendo il buffer nel percorso di dati.

 
In primo luogo è necessario definire la tua struttura ad albero di clock (ritardo root orologio, skew) e poi a utilizzare cellule di guida alta per fissare i tempi di configurazione e di violazione delle cellule usano il ritardo di fissare violazione di tenere il tempo.

 

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